Verilog多输出FSM的实现

最新推荐文章于 2023-12-18 21:24:08 发布

田野麦子

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分类专栏： FPGA相关文章标签： Verilog多输出FSM的实现有限状态机

本文链接：https://blog.youkuaiyun.com/weixin_38679924/article/details/102486040

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这篇博客探讨了如何用Verilog实现具有多个输出的有限状态机，以4状态FSM为例，通过对比上一篇关于Verilog FSM的实现，说明了本篇中的设计将下一状态和输出逻辑分开，提高了测试验证的效率，并提供了ModelSim仿真结果作为验证。

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简介：
本篇主要介绍具有多个输出的有限状态机的Verilog实现方式。仍以上一篇《Verilog可综合FSM的实现》中所描述的4状态FSM为例进行介绍。
代码实现：

/*----------------------------------------
Filename: fsm.v
Function: 具有多个输出的FSM的实现(可综合)
Author: Zhang Kaizhou
Date: 2019-10-10 17:03:23
-----------------------------------------*/
module fsm(y3, y2, y1, state, clk, reset, a);
	//定义输入输出端口
	output y3, y2, y1;
	output [3 : 0] state;
	input clk, reset, a;
	
	//定义状态寄存器
	reg y3, y2, y1;
	reg [3 : 0] state, nextstate;
	
	//状态编码
	//parameter idle = 2'b00, start = 2'b01, stop = 2'b10, clear = 2'b11; //格雷码
	parameter idle = 4'b1000, start = 4'b0100, stop = 4'b0010, clear = 4'b0001; //独热码(推荐)
	
	//状态转移
	always@(posedge clk)
	begin
		if(!reset) state <= idle;
		else state <= nextstate;
	end
	
	//产生下一个状态nextstate的组合逻辑
	always@(s