胶连逻辑（glue logic）、FPGA里面的jitter，skew含义

最新推荐文章于 2025-01-19 10:00:00 发布

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本文详细解释了胶连逻辑的概念及其在ASIC芯片和印制板上的应用，同时讨论了FPGA内部的时钟抖动和时钟偏移现象。介绍了如何选择无粘接接口的IC以简化硬件设计，并提供了关于时钟偏移和抖动的解决方法。

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关于胶连逻辑（glue logic）的解释如下：

gule logic的中文含意是“胶合逻辑”，它是连接复杂逻辑电路的简单逻辑电路的统称。

例如，一个ASIC芯片可能包含许多诸如微处理器、存储器功能块或者通信功能块之类的功能单元，这些功能单元之间通过较少的粘合逻辑连接起来。在印制板（PCB）层，粘合逻辑可以使用具有较少逻辑门的“粘合芯片”实现，例如PAL、GAL、CPLD等。

"Do not add glue-logic at the top level"的意思就是说在设计的顶层连接各个子模块的时候要直接相连，而不要插入一些简单逻辑来连接各个子模块。

glueless interface（无粘接接口），不粘于某一特类个体(RAM 或 ROM 或 flash)。这芯片的接口规格一般有超过一种业界规格，使其接口并不局限于一种制式。

在硬件设计选型上，选择no glue logic or glueless logic的IC，可以使硬件设计简单化。这次选用的Rabbit 2000，硬件设计规则很简单，它采用了无粘接接口，6种静态存储器芯片（比如RAM、flash、EPROM）可以不用任何glue logic直接连接到微处理器，使用方便。

FPGA里面的jitter，skew含义 2010-06-02 11:57:19

转自：随风逝去的博客

Clock Skew: The spatial variation in arrival time of a clock transition on an integrated circuit;

Clock jitter: The temporal vatiation of the clock period at a given point on the chip;

整理的一些解释：

Clock Skew 是指时钟偏移，时钟到达电路中各时序器件的时间上的不同。就是说因为插入buffer、数据路径长度不同，而使得clock到各个寄存器时钟输入端延迟时间不同。

Clock jitter：时钟抖动。jitter通常指时钟上升沿的无规则变化，表现为上升沿的抖动。可以用锁相环解决了这个问题，锁相环有稳定时钟的作用，消除了时钟的 jitter。
jitter是由于电压温度或者晶振pll本身的性能而引起的偏差，这个是不可克服的，而且只有害没有益，一般经验值clk要留10%的余量就是考虑这个问题。