本文介绍了Verilog中的$width系统任务，用于进行定时检查，确保边沿转换之间的脉冲宽度满足规格要求。当脉冲宽度小于指定限制时，会触发警告。文章通过NC-Verilog 5.4 + Debussy 5.4的测试环境，展示了一个产生5ns脉冲宽度并使用$width检查的例子，强调了$width需在specify块中使用的规则。
Abstract
$width是Verilog所提供的專門用來做timing check的system task，可以檢查一個edge transition到另外一個相反的edge transition的時間長度是否符合規格需求，若pulse width小於我們所指定的需求，將產生violation warning。
Introduction
使用環境：NC-Verilog 5.4 + Debussy 5.4
如下圖所示，若pulse width小於limit時，將產生violation warning。
Testbench
width_tb.v / Verilog
1
/*
2 (C) OOMusou 2009 http://oomusou.cnblogs.com
3
4 Filename : width_tb.v
5 Compiler : NC-Verilog 5.4 + debussy 5.4
6 Description : $width demo
7 Release : 07/15/2009 1.0
8 */
9
10
2 (C) OOMusou 2009 http://oomusou.cnblogs.com
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4 Filename : width_tb.v
5 Compiler : NC-Verilog 5.4 + debussy 5.4
6 Description : $width demo
7 Release : 07/15/2009 1.0
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