PLL失锁

最新推荐文章于 2023-09-10 12:30:51 发布
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原文链接：http://www.cnblogs.com/zhongguo135/p/6088286.html

2016-07-05

现象：在低温（-30度以下）下，射频锁定信号出现周（大约20ms）期性高低电平的变化，由于MCU检测一次需要的时间很长(大于500ms),

　　大概总是检测不到失锁状态，所以不会出现重锁而致使PLL一直处理失锁状态。但怪异的现象是即便手动把lock信号拉低也不会再次重锁。

　　必须是在上电状态就手动把lock信号拉高然后再次拉低才会出现重锁而后最终锁定。

　　对此，在FPGA中做了如下处理：

　　初始状态上报一个unlock信号给MCU，让它去做锁pll的操作，当FPGA检测到外部的lock信号上长沿时就上报锁定信号，然后判断100ms内

　　出现不锁定的时间大于20ms就认为不锁定。否则认为锁定。如此操作之后，测试管脚是锁定的，但是信号依然存在频偏。

转载于:https://www.cnblogs.com/zhongguo135/p/6088286.html

逻辑这回事（八）---- 时钟与复位
冬瓜
07-06 1216
时钟设计总结 时钟和复位是FPGA设计的基础，本章总结了一些逻辑时钟复位设计、使用中出现的问题，给出了设计要点，避免后续问题重犯。时钟和复位，本文都先从板级谈起，再到FPGA芯片级，最后到模块级别。仅在此做部分总结，不足或不正确之处，还望指正。 板级时钟方案 严禁出现 CPU接口时钟来源于片外锁相环且锁相环的初始化、配置同时依赖 FPGA。遇到这种情况必须硬件改板或修改时钟方案。 【解析】 localbus时钟依赖FPGA片外锁相环LMK04828，而LMK04828的初始化配置又同时依赖F
FPGA之道（49）DCM与PLL
Reborn Lee
02-17 6845
本文摘自《FPGA之道》，作者对于DCM以及PLL的理解算得上是很深入了，平时我们只知道用FPGA提供的一些时钟资源，并没理解为什么的问题？今天我们通过看DCM和PLL的原理来更深入理解类似的时钟管理资源，由于书本年代问题，所以，作者只提了DCM和PLL，其实现在的时钟管理资源已经出现了MMCM等，但万变不离其宗，只是更加强大了而已。
PLL失锁的问题
weixin_30640769的博客
03-14 3629
Possible Causes for PLL Loss of Lock A phase-locked loop (PLL) can lose lock for a number of reasons. The following are some common causes for the PLL to loselock. If the explanation of these causes ...
Altera PLL失锁的原因
DADADAFENG的博客
10-25 3083
锁相环（PLL）失锁的原因可能有很多。以下是PLL失锁的一些常见原因。如果这些原因的解释不能解决你的问题，可以在Altera的在线技术支持系统MySupport中提交服务请求。
ARRIA 10 PLL 失锁的问题
weixin_55019432的博客
01-02 1262
郁闷了好些天了。以前都是用cyclone系列的芯片做设计，从cycloneg一代到5代都用过。最近要做个250Mps\16位的采集卡，要求FPGA的IO速度要在250M以上，所以就选用了10AX016C3这款ARRIA10系列芯片。参考intel开发板的原理图把硬件做出来了，供电、FPGA程序加载，都没有什么问题。板上有３大部分，一是１G的SFP光模块，光模块的收发差分数据线直接进FPGA（Tansceiver接口）；二是设计了１GB的DDR３（已经调试完成）；3是AD芯片，250M的LVDS DDR 输入
[记录]PLL无法锁定，查找原因
09-28 3431
前段时间因为没事，所以画了一块ep2c5t144的板子，焊好主要的元件后开始进行测试。首先通过随便下载一个程序便确认了JTAG是没有问题的，但是没想到接下来在测试PLL时就遇到了问题，PLL没有输出，而且还花了好几个小时的时间才解决。 我通过几个步骤最终才确定了问题原因。 1.首先添加了一个PLL，输入为外部有源晶振(连接到时钟专用引脚clk6[Pin89]上...
FPGA中的PLL（锁相环）与Glitches（小故障）
qq_45360186的博客
12-22 704
啦啦啦
PLL失锁问题诊断与解决策略：ADS仿真实战经验分享
![PLL失锁问题诊断与解决策略：ADS仿真实战经验分享]...本文首先介绍了PLL失锁的基础概念和系统组成，进而深入分析了失锁
FPGA——pll锁相环配置及调用（基础篇）
03-22
IP（Intellectual Property）即知识产权。美国 Dataquest 咨询公司将半导体产业的 IP 定 义为“用于 ASIC 或 FPGA 中的预先设计好的电路功能...缺点是当温度过高或者电磁辐射过强时会失锁（普通环境下不考虑该问题）。
FPGA读数据状态不稳定，时有时无
Cuiwenqicn的博客
06-30 1572
FPGA读数据不稳定
FPGA学习笔记（三）：PLL 锁相环
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04-23 2859
AXU3EG PLL 学习
FPGA学习记录——pll中的areset信号和locked信号
weixin_55363231的博客
01-15 5212
使用pll时的两个信号areset和locked。 areset 异步复位选项，对pll进行复位。但是这个信号一般不使用，用不好容易造成锁相环处于失锁状态。 locked 锁定信号，用于检测锁相环是否已经锁定，锁定时，locked信号就变为高电平，表示输出的时钟是可用的，在调试过程中使用这个信号可以很好的观察时钟 ...
PLL
weixin_30597269的博客
04-21 336
1.锁相环(PhaseLockedLoop) PLL PLL PLL(Phase Locked Loop)： 为锁相回路或锁相环，用来统一整合时脉讯号，使内存能正确的存取资料。PLL用于振荡器中的反馈技术。 许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步，利 用锁相环路就可以实现这个目的。 目录 锁相环的基本组成锁相环的工作原理 锁相环的基本组成 锁相...
PLL中的locked信号解析
我的blog屋
09-23 6586
　　转自：http://www.360doc.com/content/13/0509/20/9072830_284220258.shtml 　　今天对PLL中areset和locked详细查了下资料，发现网上这方面的资料很少，所以自己认真读了下Documentation---ug_altpll.pdf,现在我将我学到的内容总结如下： 　　areset简而言之就是高电平有效，对pll进行复位。 　　下面我们主要来认识一下locked信号： 　　Locked这个输出到底是干嘛用的呢，pdf
关于锁相环（PLL）你必须要知道的事（附资料）
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10-19 2494
锁相环（PLL）已经成为模拟/射频IC必须要掌握的技能
IP核——PLL锁相环基本原理
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介绍PLL分频和倍频原理
超详细的Xilinx ISE的PLL锁相环IP核的使用教程与结果分析（ISE与Quartus PLL锁相环使用的区别，以及使用ISE倍频时遇到的问题）
guorui的博客
08-24 1万+
Xilinx ISE的PLL锁相环IP核的使用（ISE与Quartus PLL锁相环使用的区别）ISE PLL IP核的使用IP核的设置代码ucf文件的书写代码分析 ISE PLL IP核的使用 这次使用的目的是产生25MHz,50MHz,75MHz,100MHz的时钟频率，输入时钟频率为50MHz IP核的设置 PLL 所在的IP核位置为 FPGA Features and Deaign->Clocking->Clocking Wizard 这个就是PLL IP核的位置 关于IBGFG等Xi
Vivado PLL IP核的使用
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一、PLL IP核配置 当我们需要用到分频或者倍频的时候，就需要使用Vivado中的 PLL IP核来获得我们想要的时钟频率。下面简单说明一下如何配置PLL IP核。 1、查找 PLL IP核 2、指定用于分频的输入频率 3、设置输出频率、相位以及占空比 4、设置locked信号的名字 Locked信号是用来观察pll输出时钟是否和输入时钟锁定。当锁定时，这个Locked信号就变为高电平。 5、如果需要，可以在此对之前的设置进行修改并覆盖 详细还可以参考这篇文章： https://blog.csd
DDR的PLL
最新发布
06-04
<think>嗯，用户现在想了解DDR的PLL技术细节和配置问题，这个需求非常具体和专业。看来用户正在研究内存控制器设计或者FPGA开发相关的硬件工程，可能是遇到了实际调试问题。从历史记录看，用户之前提供过大量DDR3的技术资料，包括Micron芯片手册、时序参数、初始化过程等信息，说明用户有扎实的基础知识储备。不过PLL属于时钟系统的核心模块，需要更深入的电路设计经验。用户引用的资料里特别提到几个关键点：DDR3的点对点拓扑结构（影响时钟负载）、SystemReset极性配置（关系到PLL复位同步）、XilinxZynq平台实践（暗示用户可能在用该平台）。这些都应该融入回答中。需要重点覆盖三个层面：1）原理部分要讲清楚PLL如何产生精确的相位偏移时钟，特别是DDR特有的双数据率时钟生成机制2）配置细节必须包含具体芯片平台的参考值（如Xilinx的Vivado参数）3）故障排查要给出可操作的诊断方法，比如相位容差范围这种关键数值考虑到硬件调试的实际场景，应该强调示波器测量和眼图分析这类实操建议。用户既然在查PLL问题，大概率是遇到了信号完整性问题或同步失败。参考文献[2]提到的点对点拓扑很重要，可以解释为什么DDR3对时钟抖动更敏感——因为不像DDR2有缓冲器。这个差异点要在时序容限部分特别说明。最后用开放式问题引导用户补充细节是个好策略，因为不同芯片平台（Xilinx/Altera）的PLL配置差异很大，用户没明确说具体型号。不过引用[4]提到Zynq，所以Xilinx方案可以优先展开。</think> 以下是关于DDR内存系统中PLL（锁相环）配置原理及常见问题的技术解析，结合DDR3标准规范与工程实践进行说明： --- ### **一、DDR PLL的核心作用** 在DDR系统中，PLL负责生成**精准且低抖动的时钟信号**，主要实现： 1. **频率合成**：将输入参考时钟（如100MHz）倍频至DDR工作频率（如1600MHz）[^2] 2. **相位调节**：生成相位差为90°的差分时钟（CK/CK#） - 输出4个关键时钟：`CLK0`（0°）、`CLK90`（90°）、`CLK180`（180°）、`CLK270`（270°） 3. **消除时钟偏移**：通过反馈回路补偿PCB布线延迟（Fly-by拓扑需专门校准）[^2] > **公式说明**：输出频率 $f_{out} = f_{ref} \times \frac{N}{M}$ > 其中 $N$ 为倍频系数，$M$ 为分频系数（由PLL配置寄存器设定） --- ### **二、PLL配置关键步骤（以Xilinx Vivado为例）** ```tcl # DDR3 PHY配置片段（Vivado Tcl命令） create_ip -name ddr3 -vendor xilinx.com -library ip -version 2.4 set_property -dict { CONFIG.C0_DDR3_CLOCK_PERIOD {1250} # 800MHz工作频率 CONFIG.C0_REF_CLK_FREQ {100} # 参考时钟频率 CONFIG.C0_USE_PLL_MATCLK {true} # 启用PLL时钟网络 } [get_ips ddr3_controller] ``` **配置参数说明**： - **复位极性**：`RST_ACT_LOW=1`（低电平有效，需与硬件设计匹配）[^3] - **时钟容差**：±50ps内抖动（DDR3-1600要求） - **相位对齐**：通过`CLK90`实现数据采样窗口中心对齐（满足CL时序） --- ### **三、PLL相关故障及排查方法** | **问题现象** | **根因分析** | **解决方案** | |----------------------|-------------------------------|----------------------------------| | DDR初始化失败 | PLL未锁定（LOCK信号为低） | 检查参考时钟质量（抖动<10ps RMS）| | 数据写入后读回错误 | CLK90相位偏移超差（>±15°） | 重校Odelay参数或调整PLL VCO频率 | | 高负载下数据包错误 | 电源噪声导致PLL失锁 | 优化电源滤波（增加MLCC电容阵列） | | 低温启动失败 | VCO频率漂移超出锁定范围 | 启用温度补偿电路或增大PLL带宽 | --- ### **四、工程实践注意事项** 1. **阻抗匹配**：时钟走线阻抗严格控制在100Ω±10%（差分阻抗） 2. **去耦设计**：每颗DDR芯片配置0.1μF+10μF电容，VTT电源需独立滤波[^1] 3. **时序收敛**：满足 $$T_{co} + T_{flight} + T_{setup} \leq T_{cycle} - T_{jitter}$$ - $T_{co}$：时钟输出延迟 - $T_{flight}$：信号传输延迟 - $T_{jitter}$：PLL累积抖动 4. **信号完整性**：优先选用6层以上PCB，时钟走线做包地处理（参考Micron设计指南[^1]） --- ### **五、先进技术演进** DDR5已采用**多PLL架构**： - 独立PLL分别控制命令通道、数据通道 - 支持实时时钟门控（RTCC）降低功耗 - 集成型CMU（时钟乘法单元）抖动<0.1UI > [^1]: Micron DDR3设计规范强调PLL相位误差需控制在±5% UI内
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