1、从低功耗 VLSI 到量子电路的评估

从低功耗 VLSI 到量子电路的评估

1. 引言

近年来，便携式系统的需求不断增长，以及高密度超大规模集成电路（ULSI）对有限功耗的要求，推动了低功耗设计的快速发展。便携式应用，如个人数字助理、笔记本电脑和便携式通信设备等，需要低功耗和高吞吐量，这成为了低功耗设计发展的驱动力。

低功耗数字集成电路输出已成为 CMOS 设计中最有效且发展迅速的领域。手机、微处理器、笔记本电脑等众多电池供电的便携式设备和高性能数字应用，对低功耗设计的需求日益迫切。高运行速度和不断增加的芯片密度导致设计出具有高时钟频率的极其复杂的芯片。当芯片的时钟频率上升时，芯片的功耗和温度会线性上升。为了将芯片温度保持在可接受的范围内，需要有效散热，这使得封装和散热成本成为重要因素。

随着 VLSI 设计技术的发展，器件尺寸呈指数级减小，电路复杂度呈指数级增加，但功耗问题严重限制了器件的缩放。研究表明，在纳米技术中，泄漏功率占总功耗的 40%。此外，ULSI 的可靠性也是一个问题，数字电路的峰值功耗与可靠性问题（如电迁移和功率载流子破坏）密切相关，芯片的热应力也是一个重要的依赖问题。因此，降低功耗有助于提高可靠性。

为了克服功耗问题，研究人员从器件级到架构级提出了各种想法，但延迟、面积和功率之间的权衡难以完全避免。设计师需要选择合适的技术来满足产品的使用和要求。降低功耗的重要因素包括阈值电压、器件几何形状和连接特性。可以在晶体管级和电路级采用一些方法，如选择合适的电路设计模式和时钟技术，以及精心选择数据处理方法，减少完成任务所需的开关事件数量。

以下是降低 CMOS 逆变器动态功耗的不同方法：
| 方法 | 说明 |
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