ZYNQ 通过GP总线读取PL端RAM存储的数据

最新推荐文章于 2025-03-03 00:05:22 发布
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分类专栏： ZYNQ:FPGA_AXI_ARM
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本文链接：https://blog.youkuaiyun.com/wangjie36/article/details/116141899
本文介绍了ZYNQ如何通过GP总线读取PL端的Block RAM（BRAM）数据，详细阐述了BRAM的类型和双端口RAM的工作模式。在Vivado中配置BRAM控制器和AXI接口，并在SDK端通过读写操作验证了数据一致性。同时，文章提到了BRAM操作的注意事项，包括地址对齐问题和CPU跑飞的原因。

一，RAM介绍

1，BRAM （Block Memory）是zynq PL端的存储RAM单元，可以配置为双口RAM，用于实现Zynq中PS端到PL端的数据交互和共享，也就是将数据写入共同可访问的数据空间，PS和PL端各自访问来达到信息交流的目的，类似为Linux中的内存共享。

2，SRAM介绍（双端口RAM结构）

        Xilinx的ZYNQ内部FPGA是virtex7系列，内部有32KB的Block Memory，可以用它作为ROM，Single-Port RAM, Dual-Port RAM或Simple Dual-Port RAM, RAM的区别在于读写数据线与地址总线的数量的区别，根据自己的需求进行选择。

二，双端口RAM控制信号

双端口RAM相比其

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基于ZYNQ的HP总线与DDR交互：实现PL与PS高效数据传输的完整指南
QQ_778132974的博客
05-08 914
本文将深入探讨如何通过AXI HP总线实现PL与PS的DDR交互，结合代码示例、硬件配置与创新优化，助力开发者掌握这一关键技术。ZYNQ内部通过AXI HP接口直接连接PL与DDR控制器，PL通过AXI协议发送读写请求，绕过PS的CPU直接操作DDR。通过AXI HP总线实现PL与PS的DDR交互，开发者可充分发挥ZYNQ异构架构的优势。在Xilinx ZYNQ系列芯片中，PS（Processing System）与PL（Programmable Logic）的协同设计是其核心优势。
ZYNQ linux AXI 读写,ZYNQ linux下AXI_BRAM的使用方法，PS与PL端数据交互
weixin_42394257的博客
05-13 1373
1、AXI总线、AXI接口、AXI协议总线是一组传输通道，是各种逻辑器件构成的传输数据的通道；接口是一种连接标准，又常被称为物理接口；协议是数据传输的规则。PS与PL连接方式主要是通过AXI总线进行的。ZYNQ上的总线协议有AXI4, AXI4-Lite, AXI4-Stream三种总线协议。而PS与PL之间的接口(AXI-GP、AXI-HP、AXI-ACP)只支持AXI4与AXI4-Lite这两...
ZYNQ——AXI总线
m0_54369128的博客
01-23 2172
这时可以利用向导生成对应的 IP。用户自定义 IP 核可以拥有 AXI 4 LiteAXI4 AXI Stream PLB 和 FSL 这些接口。后两种由于 ARM 这一端不支持，所以不用。AXI协议严格的讲是一个点对点的主从接口协议，当多个外设需要互相交互数据时，我们需要加入一个 AXI Interconnect 模块，也就是 AXI 互联矩阵，作用是提供将一个或多个 AXI 主设备连接到一个或多个 AXI 从设备的一种交换机制（有点类似于交换机里面的交换矩阵）。
freeRTOS移植——ZYNQ7000简介
weixin_42385536的博客
06-10 8164
ZYNQ 7000使用AMR CortexA9 CPU，移植freeRTOS之前首先需要了解它的基本结构和配置，侧重于一下几点·       寄存器分布·       中断配置·       配套的汇编指令集·       IRAM和DRAMPS：关于ARM的学习，个人认为，最好是以项目为驱动，为自己设定一个小项目，诸如这里讨论的移植freeRTOS，或是经典的跑马灯实验。基于设定的项目，直接去A...
FPGA----PL侧对ram的读写
qq_37912811的博客
12-28 1346
1、例化模块的输出端口只能是wire型，而不能是reg型，也就是不能更改输出。 2、input\output都需要有位宽表示。 3、assign变量也是wire型。 4、①实验任务：将32位宽的22个数放入PL侧的ddr，并且读取（本实验可以为数组在模块间的传递提供解决方案【数组在Verilog中是不可以作为端口传递的，但是在SystemVerilog中可以】） ②实验软硬件：Vivado 2019.1、ZCU106 ③实验过程： step1:建立test_pl_ddr项目，过程不再赘述 st
ZYNQ学习之路4.ZYNQ通过GP口读取PL内部RAM数据
亦梦云烟的博客
12-08 7308
实验环境：window 7 64 bit, vivado 2017.1, ZTURN board. 参考手册：Xilinx Distributed Memory Generator 在ZYNQ开发中，经常需要PS与PL进行数据交互。当数据量比较大时往往需要先缓存一部分然后批量传输到Linux系统，否则中断响应时间无法满足要求，使用双端口RAM或许是一种不错的方法。本文详细描述P...
ZYNQ-PL学习实践（四）IP核之读写RAM
最新发布
qq_27094347的博客
03-03 1098
内容关于BMG RAM IP核
精选资源
ZYNQ BRAM实现PS与PL数据交互
04-23
本章通过Zynq的GP Master接口读写PL端的BRAM，实现与PL的交互。在本实验中 加入了自定义的FPGA程序，并利用AXI4总线进行配置，通知其何时读写BRAM。 以下为本实验原理图，CPU通过AXI BRAM Controller读取BRAM数据，...
ZYNQ PL系列（三）zynq pl ram ip的使用
qq_26849933的博客
05-12 766
ZYNQ PL系列（三）zynq pl ram ip的使用 第一章 VIVADO 的使用 文章目录ZYNQ PL系列（三）zynq pl ram ip的使用前言RAM IP的使用 前言 使用黑金的开发板，安装VIVADO 2017.4。 RAM IP的使用 首先在 Vivado 软件中创建一个名为 ip_ram 的工程，工程创建完成后，在 Vivado 软件的左侧“Flow Navigator”栏中单击“IP Catalog”，如下图所示。 在“IP Catalog”窗口的搜索框中输入“Blo
异步双口RAM
Sisyphus415的博客
07-11 943
异步双口RAM
pl_read_write_ps_ddr_pl端数据交互_plddr_XILINXFPGA_zynqplps_FPGAAXI总线
09-11
PL 和 PS 的高效交互是 zynq 7000 soc 开发的重中之重，常常需要将 PL 端的大量数据实时送到 PS 端处理，或者将 PS 端处理结果实时送到 PL 端处理，但是各种协议非常麻烦，灵活性也比较差，直接通过 AXI 总线来读写 PS 端 ddr 的数据，这里面涉及到 AXI4 协议，vivado 的 FPGA 调试等。
异步简单双口RAM的实现
梅菜扣肉
08-05 4335
RAM的分类 RAM，随机存取存储器，有单口和双口之分，单口RAM只有一个数据线和地址线，不能同时进行读取操作，双口RAM有读和写两个地址线和数据线。因此双口RAM使用要比单口RAM广泛。 双口RAM有真双口和简单双口之分，真双口有两个读端口和两个写端口，简单双口只有一个读端口和一个写端口，一般读写要求不高时，简单双口RAM就能满足我们的需求。另外根据时钟的不同，RAM还有同步异步之分，同步RAM是指读写采用同一个时钟，异步RAM是指读写的时钟不同。 异步简单双口RAM的实现 实现的双口RAM的功能
ZYNQ通过AXI DMA实现PL发送连续大量数据到PS DDR
chenxr的博客
11-10 2万+
PL 和 PS 的通信方式有 AXI GPIO、BRAM、DDR等。对于数据量较少、地址不连续、长度规则的情况，BRAM 比较适用。而对于传输速度要求高、数据量大、地址连续的情况，比如 ADC，可以通过 AXI DMA 来完成。本文介绍如何在 ZYNQ 上使用 AXI DMA 实现从 PL 发送大量连续数据到 PS 的 DDR 存储器，适用于搬运 ADC 连续采样数据。
zynq中PL与PS间的交互方式
wsh1666的博客
11-17 998
1.4在Design Source中选择.bd文件，先选择Generate Output Products（生成.bd文件对应的网表文件），再选择Create HDL Wrapper（给.bd文件加一个verilog顶层）。2.3在Design Source中选择.bd文件，先选择Generate Output Products（生成.bd文件对应的网表文件），再选择Create HDL Wrapper（给.bd文件加一个verilog顶层）。，配置需要的宽度，配置对应bank的电压。
zynq平台，PS 与 PL共享内存的方法
1558009762的博客
11-25 5231
开发环境：Ubuntu18.04 软件环境：Linux内核、uboot源码及FPGA程序 硬件环境：zynq 开发板 mz7100 关于本文中所述问题，PS（arm Linux）与（FPGA） 共享的事PS端的内存。开发板的内存共有1G（0x00000000 ~ 0x40000000），其中768M（0x00000000 ~ 0x30000000）为Linux操作系统所拥有，剩余256...
ZYNQ学习之pl和ps接口
热门推荐
灰太狼的小秘密
01-28 3万+
1、PL和PS的接口类型总共有两种： （1）功能接口：AXI、EMIO、中断、DMA流控制、时钟调试接口。 （2）配置接口：PCAP、SEU、配置状态信号和Program/Done/Init信号。这些信号连接到PL内配置模块的固定逻辑上，给PS提供对PL的控制能力。 2、AXI总线：AXI （Advanced eXtensible Interface）本是由ARM公司提出的一种总线协议。用于...
ZYNQ进阶之路12--自定义AXI-FULL IP实现PL端向DDR3写数据和PS端实现高速通讯
WP_FD的博客
04-27 1万+
ZYNQ进阶之路12--自定义AXI-FULL IP实现PL端向DDR3写数据和PS端实现高速通讯导语配置PS端新建工程按照如下步骤配置PS端自定义AXI-FULL IP自定义AXI-Lite Slave 代码，加入之前章节中我们使用的串口接收模块修改AXI-FULL Master代码修改IP顶层代码添加AXI 互联模块，完成Block Design生成bit文件，导入SDK，开始软件编程下载到平...
ZYNQ学习之旅--PS_AXI_DDR（PL端利用AXI总线实现读写DDR）
qq_36662353的博客
07-04 1万+
目录标题简介BD设计软件设计 简介 ZYNQ 将高性能 ARM Cotex-A 系列处理器与高性能 FPGA 在单芯片内紧密结合，为设计带来了如减小 体积和功耗、降低设计风险，增加设计灵活性等诸多优点。在将不同工艺特征的处理器与 FPGA 融合在一个芯片上之后，片内处理器与 FPGA 之间的互联通路就成了 ZYNQ 芯片设计的重中之重。如果 Cotex-A9 与FPGA 之间的数据交互成为瓶颈，那么处理器与 FPGA 结合的性能优势就不能发挥出来。 我们在前面的实验中介绍了一些 ZYNQ PS 与 PL 交
zynq tcp如何从网口发数据_ZYNQ_PL与PS的DDR交互
weixin_39658900的博客
12-11 1854
ZYNQ7000系列中PS端与PL端的通信都是通过AXI总线进行连接的，利用好AXI协议是PS与PL交互的基础，因此设计这个实验来进一步了解两者间的通信。1.实验目的PL端通过AXI协议访问PS端的DDR内存，其中包括往DDR写数据，以及读取DDR内部的数据。图 1 实验框图2.如何实现看起来实验目的很简单，但是对于像我这样的初学者而言那还是有很多的问题的。例如：1.芯片内部硬件怎么...
基于ZYNQ的1553B总线PL端完整示例工程
基于Zynq的1553B总线PL端示例工程是一个高度专业化的嵌入式系统开发项目，主要面向航空航天、国防电子等高可靠性通信领域，聚焦于实现MIL-STD-1553B总线协议的硬件与软件协同设计。该工程以Xilinx Zynq系列SoC...
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