如何实现一个带双边沿检测的触发器

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#FPGA #verilog #电路设计 #硬件设计

本文介绍了一种在FPGA上实现双边沿触发器的方法。通过使用多路复用选择器和异或运算，可以在没有直接支持双边沿检测的硬件条件下，实现对时钟上升沿和下降沿的响应。这种方法对于需要高精度时序控制的应用非常有用。

这是一道 HDLBits 上面的题目（Probelm 97 Dual-edge triggered flip-flop）。

目的是实现一个带双边沿检测的触发器。我们知道，FPGA上是没有带双边沿检测的触发器的，即不存在这样的写法：

always @(posedge clk or negedge clk)

哪怕写了，没有这样的资源也实现不了，无法综合。那么我们怎么通过硬件电路设计去实现下面的时序图呢？
在这里插入图片描述
题目也给出了相应的提示：我们可以同时实现对时钟上升沿和下降沿的检测，然后通过某种方式进行组合。

下面给出一种通过多路复用选择器实现的方法。

`timescale 1ns / 1ps
module test(
    input clk,
    input d,
    output out
//    output cout

    );
    
    reg q1<
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