vivado的edif文件生成

原创已于 2022-09-16 09:50:46 修改 · 1.6k 阅读

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#fpga开发

于 2022-09-14 17:41:05 首次发布

这篇博客详细介绍了如何处理Xilinx IP，包括将处理的文件设为top，进行综合，写入不含Xilinx IP的edn文件，生成Verilog例化文件，并包含含Xilinx IP的security_modeall步骤。对于Verilog工程，需将生成的例化文件添加至工程中。

1. 将要处理的文件设为top，综合完成，open综合；

2. write_edif E:/…….edn 写edn文件（不含xilinx IP）；

3. write_verilog -mode synth_stub E:/…….v 生成例化文件；（注意verilog需要添加此文件至工程中）

4. write_edif -security_mode all F:/…….edn（含xilinx的IP)

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