一年工作总结方向：FPGA原型验证内容：synplify、vivado、DS5语言：verilog、C、VHDL、shell相关：AMBA、SOC、ARM、FPGA业余：python1. FPGA原型验证将RTL的FPGA分支综合实现下载至FPGA，通过JTAG端口连接，使用DS5搭建工程，编写C用例来测试验证系统的部分功能。替换RTL中相应的FPGA分支，比如可类推RAM、门控时

边沿检测 输入一个跳变信号，如按键输入、时钟输入，输出指示高电平、低电平或者跳变（双边沿），综合出的电路如下： 基本思想是利用同步时钟控制两个级联的D触发器，待检测信号输入到第一个D触发器的输入端，因为D触发器之间有一个时钟的时间延迟，因此取两个D触发器之间的信号（命名为dly1）和后一个D触发器的输出（命名为dly2），如果时钟是上升的，那么第一个D触发器输出（即dly1）

ASIC中使用门控时钟来降低功耗，避免不必要的时钟翻转。但是FPGA存在专用时钟网络，低功耗也不是必须，门控时钟也会导致毛刺等现象。 使用synplify综合，勾选fixed gated clk。该选项会将门控时钟改为时钟使能，即用规模换取时钟同步： 当gated clock之后的触发器太多时，synplify不可能完全同步gated clock。fixed的结果可以在log中查到。