Verilog与VHDL的一些比较

最新推荐文章于 2025-11-06 15:15:58 发布
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#verilog #VHDL

本文介绍Verilog与VHDL两种硬件描述语言的基本概念，包括模块定义、信号声明、过程块等，并区分了阻塞与非阻塞赋值的区别。
1.列表
verilogVHDL
`includeLIBRARY IEEE
moduleENTITY
architecture
alwaysprocess
wire/regsignal
assign<=
=阻塞-组合逻辑
<=非阻塞-时序逻辑
posedge clk(negedge)clk’event and clk= ‘1’
2.图例

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图例来源网络，有空可以敲一遍

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