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DDR 稳定性

NOC设计的一些坑

LINK ECC1.wck 1600MHZ2.在dram接口处按照per byte per burst即8x16=128bit计算ECC,所以对于dg width=16,BL16有2组ECC,对于BL32有4组ECC3.Write。模式寄存器支持write ECC并打开write ECC enable。RDQS t as input,表征写ECC数据。DQ按照128bit粒度产生和校验ECC,DMl按照16bit数据粒度产生和校验ECC。。支特normal write和mask write

高温下阻抗增加，cell 电荷损失加快。1, Try to double refresh frequency (reduce refresh interval) and see if failure rate changed, because high temperature needs more refresh count.2, Try to increase drive strength (reduce DS resistor value) and see if failure rate ch..

SNPS umctrltraining前需要确定的参数1、DQ swizzle2、Lpddr/lpddr4x3、CS相关 training的FW，需要reset DDR、DDR sys。 umctl MSTR[X:24]auto detect 后需要更新的寄存器。容量相关 addressmap fresh tmgIO width 不支持X8...

硬件参数计算map关系前，先确定两个硬件决定的参数：MEMC_DRAM_DATA_WIDTH，MEMC_BURST_LENGTH。MEMC_DRAM_DATA_WIDTH 是DDRC对DRAM的位宽。MEMC_BURST_LENGTH 是DDRC 的burst 能力(和DRAM的burst length 的含义不同的。DRAM的burst length一般都是可配置的，理论上配置要比DDRC的小)。这里MEMC_DRAM_DATA_WIDTH = 32，MEMC_BURST_LENGTH...

关于LPDDR4 眼图SNPS的IPTdqs2dq ，根据如下公式，可以在training后的寄存器中，推算出来。推测，dqs的course delay，是和dq公共的部分，dq和dqs直接固定有一个1/2UI的delay。硬件的线长差别不大的情况下，training后的dqs fine delay 和 dqs的delay的差，就是dqs2dq。眼图找中心点的算法，目......

LPDDR JEDECLPDDR3 MR0[0] DAI(Device Auto-Initialization Status)0B: DAI complete 1B: DAI still in progressMR5~MR8 Basic Configurationread only, devices info: Manufacturer ID,vendor,Den

tDQSH tDQSL 0.4T 所以，DQS的duty cycle min/max 不能超过40/60.tQSH (0.43-0.05)T 所以， read 的LPDDR34.11.3 Mode Register Write - CA Training ModeBecause CA inputs operate as double data rate, it may b...