USB/PCIE/ROOT COMPLEX & Windows/Linux Driver

最新推荐文章于 2025-03-14 08:17:47 发布

笃行笔记

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分类专栏： USB PCI-Express Windows

本文链接：https://blog.youkuaiyun.com/u013140088/article/details/106583321

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USB

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Windows

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好久没有写了

总结一下工作多年所涉及的内容：

1. USB Device： USB1.1, USB2.0, USB3.0, USB3.1

2. USB Host: xHCI

3. PCIe: EP, Switch, Root Complex

4. IOMMU

5. APIC: IO-APIC, Local APIC

软件（驱动）层面：

1. Windows AVStream/BDA driver -- USB/PCI PCTV case (WHQL passed)

2. Windows filter driver -- USB audio device filter driver case

3. Linux V4L driver -- USB/PCI PCTV case

4. USB audio reference design -- firmware case

5. USB 2 HDMI adapter reference design -- firmware + Windows driver case

6. PCIe switch management -- Windows driver (WHQL passed)

7. PCIe switch management -- Linux driver (Patch accepted by Linux kernel)

8. PCIe NTB(Non-transparent bridge) -- Linux driver (Patch accepted by Linux kernel)

软件（应用）层面：

9. PCIe switch management - Windows/Linux Command Line Tools

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pcie系统拓扑结构剖析（Root Complex/Endpoint/Switch）

xiaoheshang_123的博客

03-19

PCIe系统的性能与扩展性高度依赖于其拓扑结构设计。无论是服务器的高密度扩展、消费电子的紧凑布局，还是嵌入式设备的低功耗需求，合理的拓扑结构都是实现高效通信的关键。本文将从组成元素、拓扑类型到实际应用场景，深入解析PCIe系统拓扑的核心逻辑。

手把手教你学PCIE（12.5）--开发一个带有 PCIe Root Complex 支持的 PCIe 设备驱动程序

MHD0815的博客

11-01

275

通过以上步骤，你应该能够建立一个具有读写功能和 PCIe Root Complex 支持的 PCIe 设备驱动程序，并具备进一步探索 PCIe 技术的基础。PCIe 是一个复杂的领域，涉及到许多底层硬件知识和技术细节，因此持续的学习和实践是非常重要的。

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TI81XX_PCI_Express_Root_Complex_Driver_User_Guide

05-06

TI81XX_PCI_Express_Root_Complex_Driver_User_Guide

ROOT COMPLEX

lin200753的专栏

12-17

3578

The capability to route peer-to-peer transactions between hierarchy domains 层次结构域through a Root Complex is optional and implementation dependent并且取决于实现方式. For example, an implementation may incorpora

PCIe根复合体（Root Complex, RC）的详细解析

最新发布

浩瀚之水的专栏

03-14

843

RC是PCIe体系结构中的一个重要的组成部件，它与PCI总线的中Host bridge有些类似，是CPU和PCIe总线直接的接口。它的主要功能是完成存储器域到PCIe总线域的地址转换，随着虚拟化技术的引入，RC的功能也越来越复杂。RC把来自CPU的request转化成PCIe的4种不同的requests(configuration， Memory， I/O， Message）并发送给接在它下面的设备。从软件的角度来看，RC像是一组虚拟的PCI-PCI桥。

PCIe总线中Root Complex(RC)

咸鱼弟的博客

10-24

3329

RC是PCIe体系结构的一个重要组成部件，也是一个较为混乱的概念。RC的提出与x86处理器系统密切相关。事实上，只有x86处理器才存在PCIe总线规范定义的“标准RC”，而在多数处理器系统，并不含有在PCIe总线规范中涉及的，与RC相关的全部概念。

PCI Express解析——系列文章【3】：PCIe原理分析之——PCI Express拓扑结构

weixin_42491720的博客

07-16

3494

PCI Express总线系统中，从功能别上可以将设备分为主设备、从设备、桥设备三种，实际上具体来看，PCI Express设备可以对应分为根复合体设备（RC）、若干交换设备、若干端点设备EP。

Verilog从入门到精通专栏--开发一个带有 PCIe Root Complex 支持的 PCIe 设备驱动程序

xiaoheshang_123的博客

12-03

Linux 操作系统原理 — PCIe 总线标准

烟云的计算

04-08

3633

初始化 Bridge 1 的配置空间，并 Bridge1 的 Primary Bus Number 和 Secondary Bus Number 寄存器分别设置成 0 和 1，表明 Bridge1 的上游总线是 Bus0，下游总线是 Bus1。另外，PCIe 协议支持向前兼容的特性，如果设备支持 PCIe 4.0，但计算机主板支持只支持 PCIe 3.0，那么系统就只能以 3.0 的传输速率运行。其中可以看见该设备的 Memory BAR 空间，一段的大小是 1MB，另一段的大小是 256KB。

【PCIe】Linux下PCIe驱动开发与学习

smartvxworks的博客

01-21

1万+

PCI Express，是计算机总线PCI的一种，它沿用现有的PCI编程概念及通信标准，但建基于更快的串行通信系统。PCIE总线使用的是高速差分总线，并采用端到端的连接方式，现在的高速总线基本上都是串行总线，这样可以使用更高的时钟频率。PCIe 版本编码传输速率(GT/S)x4吞吐量(MB/s)1.08b/10b2.512.08b/10b523.0128b/130b8~44.0128b/130b16~85.0128b/130b32~16。

Linux 操作系统原理 — Basic NIC、SmartNIC、DPU 设备演进与运行原理

烟云的计算

04-08

1844

此外还具有 PCS（物理编码）、PMA（物理介质附加）、PMD（物理介质相关）、MDI 等子层。CSMA/CD 协议具有 “冲突检测“ 和 “载波监听“ 功能，能够检测到网络上是否有数据在传送，如果有数据在传送中就等待，一旦检测到网络空闲，再等待一个随机时间后将送数据出去。NIC（Network Interface Controller）是网卡的核心部件，相当于计算机的主机（CPU + Memory），提供了主要的控制面功能，并通过 Driver（驱动程序）与 Linux 操作系统进行交互。

PCIE_DMA：xapp1052学习笔记

08-06

　RP：Root complex的部分。其中rport就是PCIE端口部分；rx_usrapp是RX部分，负责发送数据；tx_usrapp是TX部分，负责接收数据；cfg_usrapp是配置部分，配置读写使能，错误控制等，还有一些常用的任务方便其他模块调用；com_usrapp是加载RX/TX文件，把RX/TX的数据以dat文件形式保存，需要时加载/覆盖。pl_usrapp物理层控制和状态部分

PCI Express 基础规范修订版6.0【编辑中】

Zoeeeyy的博客

08-15

2159

PCIe 6.0协议的学习笔记，重点摘要==，先从TLP写起，慢慢写到PHY吧QWQ

PCIe基础：Root Complex 、Host Bridge、PCIe Bridge、Switch基本概念

一扣解千愁的博客

03-21

8634

为了方便理解，本文首先介绍了传统的南北桥体系架构，随后再介绍了PCIe的系统架构。

【精讲】PCIe基础篇——Switch/Bridge/Root Complex/EndPoint

热门推荐

咸鱼弟的博客

07-25

4万+

先上一张图 PCIe拓扑特征：图的顶部是一个CPU。这里要说明的一点是，CPU被认为是PCle层次结构的顶层。PCle只允许简单的树结构，这意味着不允许循环或其他复杂的拓扑结构。这样做是为了保持与PCI软件的向后兼容性，PCI软件使用一个简单的配置方案来跟踪拓扑，不支持复杂的环境。为了保持这种兼容性，软件必须能够与以前相同的方式生成配置周期，总线拓扑也必须与以前相同。因此，软件期望找到的所有配置寄存器仍然在那里，并且以它们始终具有的方式运行。在上图PCIe系统中有几种设备类型，Root Compl

精解PCI Express---系统架构篇

qq345260600的专栏

07-25

2104

系统架构篇在上一篇我们了解了PCI Express总线的产生和技术优势，但要真正理解PCI Express总线技术的优越性还得从其结构本身说起，所以本篇就要全面介绍PCI Express总线的结构。　　一、总体系统架构　　在正式了解PCI Express串行链接物理和逻辑结构前，先来看一下PCI Express系统架构的方框图。你可以看到PCI Express连接器已被移植

PCIE 参考时钟架构

weixin_45365488的博客

02-05

8520

首先先看下PCIE架构组件：下图中主要包括了CPU（ROOT COMPLEX），PCIE SWITCH，BUFFER以及一些PCIE ENDPOINT；而且可知各个器件的时钟来源都是由100MHz经过Buffer后提供。接着上图的架构，我们来简单看下PCIE时钟的三种架构：Common Clock Architecture：所有设备的参考时钟分布必须匹配到15英寸以内在系统板上。在接收端数据和时钟之间的传输延迟增量必须要小于等于12ns。通常允许PCIE卡上的时钟线长不大于4inch。

【VS开发】PCIe体系结构的组成部件

ZhangPY的专栏

05-05

3415

PCIe总线作为处理器系统的局部总线，其作用与PCI总线类似，主要目的是为了连接处理器系统中的外部设备，当然PCIe总线也可以连接其他处理器系统。在不同的处理器系统中，PCIe体系结构的实现方法略有不同。但是在大多数处理器系统中，都使用了RC、Switch和PCIe-to-PCI桥这些基本模块连接PCIe和PCI设备。在PCIe总线中，基于PCIe总线的设备，也被称为EP(Endpoint)。

PCI-Express-Technology第二章翻译PCIe体系结构概述

weixin_46272787的博客

12-27

392

Chapter 2 PCIe Architecture Overview //PCIe体系结构概述

fpga pcie root

01-19

### FPGA PCIe Root Port Configuration and Implementation In the context of configuring an FPGA as a PCIe root port, several critical aspects must be considered to ensure proper functionality within systems like those described in custom memory architectures using FPGAs based on advanced process nodes such as 16nm technology[^2]. The following sections outline key considerations for implementing this configuration. #### Understanding PCIe Root Ports A PCIe root port is part of the host bridge that connects directly with the CPU or system chipset. When designing an FPGA-based solution acting as a root complex containing one or more root ports, it's essential to understand how these components interact at both hardware and software levels. This interaction includes initialization sequences, enumeration processes, and transaction management between endpoints connected through switches if present. #### Hardware Design Considerations For setting up an FPGA as a PCIe root port: - **Clock Generation**: Ensure stable reference clocks are provided for all involved devices. - **Power Management**: Implement power states compliant with PCI-SIG specifications. - **Configuration Space Setup**: Properly configure Base Address Registers (BARs), Class Code, Vendor ID/Device ID registers among others during link training phase. The Vivado toolchain can assist significantly here by offering pre-built IP cores which simplify integration while ensuring compliance with industry standards[^1]. #### Software Stack Integration On the software side, operating environments play crucial roles especially when dealing with newer kernel versions like Linux 5.13 mentioned earlier: - **Driver Development**: Develop drivers compatible with chosen OS version supporting necessary features required by applications running atop them. - **Runtime Support**: Provide runtime support including error handling mechanisms, hotplug capabilities etc., enhancing overall robustness. An example snippet demonstrating basic setup might look something similar below but tailored according to specific project requirements: ```c #include <linux/pci.h> static int __init my_pci_init(void){ struct pci_dev *dev = NULL; dev = pci_get_device(VENDOR_ID, DEVICE_ID, dev); if (!dev) { printk(KERN_ERR "Failed to find device\n"); return -ENODEV; } // Further initialization code... } module_init(my_pci_init); ``` This demonstrates registering a driver module searching for particular vendor/device IDs associated with our FPGA-based root port. --related questions-- 1. What challenges arise from integrating multiple custom memory cards into heterogeneous computing platforms? 2. How does varying clock stability impact performance metrics across different stages of FPGA synthesis and place & route operations? 3. Can you elaborate on best practices regarding BAR allocation strategies within embedded systems utilizing FPGAs configured as PCIe RCs? 4. In what ways do recent advancements in Linux kernels influence development cycles concerning low-level peripheral interfaces?