PCIe Architecture PHY Test Specification

本文就PCIe PHY测试的相关内容进行简要介绍，如有读者发现问题或错误，请慷慨指出，后期也会持续修正优化，谢谢！

PCIe需要进行的测试：

• PHY Test
• Configuration Space Test
• Link Layer Test
• Transaction Layer Test
• Retimer Test

        PCIe Architecture PHY test测试是针对底层电气特性的测试，主要关注PCIe信号完整性测试。就整个PCIe系统而言，从PCIe的Root到Endpoint都是需要进行测试的，因此测试分为对System board的测试和对Add in Card的测试，测试项目基本相同。如下是关于System board的相关测试，参考PCIe 4.0 PHY Test Spec。

1. 发送器信号质量测试

        这个测试的目的是确认系统分别运行在2.5GT/s、5.0GT/s、8.0GT/s、16.0GT/s速率时，当发送均衡设定在某些值时，PCIe信号的眼图和抖动是否满足要求。

        测试需要设备运行在polling.compliance状态。

        测试中需要使用到CLB(Compliance load board)板，这个板子的作用是将主板的PCIe信号转接入示波器。对于一般的系统板，其对外提供的PCIe接口一般是标准金手指插槽，这种插槽是没法直接接示波器线缆的接口的，因此这里需要一个CLB板转接，同时CLB板还提供了其他测试的辅助功能。PCIe 4.0 CLB测试板如下左图所示，测试板提供了x2、x4、x8、x16金手指，用于不同带宽情况；另，CLB板的正面和反面都装有SMP连接器，