Turn_vs的博客

各实验涉及的部分知识点

verilog 同步/异步FIFO

目录fmt_pkgmcdf_pkgfmt_pkgdo_config()：被动接受数据，do_config()从req中获取需要的配置do_consume()：do_consume()尝试拿到data后等若干周期在拿一次，$urandom_range(1, this.data_consum_peroid)周期越短尝试的越频繁。do_receive()：this.fifo_bound-this.fifo.num()) >= intf.fmt_length，最大容量减去当前已...

注意：组合电路不能使用clocking块，组合逻辑信号的变化是立即的，不等待上升沿触发。为了便于理解clocking块的提前采样、延后驱动，做图一图二对比说明：仿真代码如下：`timescale 1ns/1ps;interface intf; bit clk; bit siga; clocking mon@(posedge clk); default input #1ns output #1ns; input siga; endclockingendinterface

重要点知识：1、类trans2中只创建tran1的句柄t1，没创建对象，却可以利用信箱获得类trans3中的tran1建立的指向对象的句柄。2、信箱put、get顺序不能错；如果不加fork...join先运行tr2.run()再运行tr3.run()是错误的。3、下面代码中put()之后get()并不能直接获得传输值（t1），需要运行完tr3.run()之后才会get到t1。4、注意传输的句柄、邮箱句柄在两个类中都要创建句柄，其中，负责put()的类还需要创建传输对象、句柄对象。5、注

目录随机约束与分布声明随机变量的类约束块数组约束随机约束与分布随机测试可以找到未知缺陷、减少代码量；约束使随机自由是一种合法的随机，即限定激励的合法范围；随机分布：器件配置、环境配置、原始输入配置、延时、协议异常注意：随机发生在仿真阶段声明随机变量的类第一步声明含关键词rand、randc和constrait的类，第二步例化并在initial中使用：句柄.randomizeclass Packet; rand bit[31:0] src,dst,data[

对 类 与 cast 较为重要的点进行了说明，有疑问可留言讨论

激励发生器Stimulator又被称为driver、bus function module、 behavioral、generator，主要职责为模拟与DUT相邻设计的接口协议、以真实的接口协议发送激励给DUT。主要应用：channel initiator //发起接口数据传输,由于channel从端接口协议有握手信号，需要遵循 接口时序，确保chx_ready为底时，chx_data...

目录clone方式1clone方式2仿真分析

一、枚举类型转化。二、结构体。三、合并数组和非合并数组。四、字符串string。五、关联数组。

对SV中always、initial、task、function、void function参数生命周期进行了简要介绍

对System Verilog中逻辑数值、数组、队列、结构体、字符串，进行说明。