一个小型RISCV CPU Emulator设计与实现

原创 已于 2022-11-06 18:13:40 修改 · 391 阅读 · 1 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#fpga开发

于 2022-11-04 22:52:33 首次发布
本文介绍如何下载并编译RISC-V模拟器项目。通过简单的步骤指导读者完成模拟器的搭建，并提供测试方法验证其功能。

下载代码

$ git clone https://github.com/fmash16/riscv_emulator

 编译

直接执行make即可编译

测试

$ ./main tests/addi.bin

backbone code

Key Data structure:

cpu context:

 key flow

结束

QEMU&KVM 虚拟机实例demo以及RISCV/x86上KVM的实现分析
tugouxp的专栏
05-02 3250
KVM通过一组IOCTL向用户空间导出接口，这些接口能够用于虚拟机的创建，虚拟机内存的设置，虚拟机VCPU的创建与运行等，按照接口所使用的文件描述符不同，KVM的这组IOCTL接口可以分为三类：0./dev/kvm节点对应全局kvmfd, 通过kvmfd创建每个虚拟机对应的vmfd, 再由vmfd为每个虚拟VCPU创建一个vcpufd,vcpufd通过vmfd暴露的接口获取。KVM全局管理用kvmfd，虚拟机管理用vmfd, vcpu运行用vcpufd. 内核对应三套chrdev的fops.
0x110-从头开始写操作系统-CPU模拟器
0pr
05-31 1513
16-bit real mode, 也称为 16-bit real address mode。是所有 x86 CPU 一种运行模式（另一种常见的是 32-bit Protected Mode）。为了向前兼容，所有 x86 CPU 启动时，都处在 16-bit real mode。16 bit real mode 下，内存管理采用内存分段的方式。16 bit real mode 下，内存没有保护机制，所有程序可以随意访问任意段内存的内容。我发现有些东西不能精简，这是实践过程中必须弄懂的一些东西。......
RISC-V-Simulator：RISC的简单模拟器-V
02-23
RISC-V仿真器 RISC的简单模拟器-V 指数 项目介绍 代码说明 1.项目简介 在这个项目中，我制作了简单的单周期RISC-V模拟器，该模拟器可以执行add，addi，beq，jal，jalr，ld和sd。 我实现了部分源代码，这是下面的过程。 默认情况下，主要骨架代码来自我的课程。 根据RISC-V的流水线模型，我的代码由5个模块组成，分别是“指令提取”，“解码”，“执行部分”，“内存”，“回写” 2.代码说明 在解释之前，让我介绍一下骨架代码的一些修改。 初始化部分，由于易于解码，我制作了一个数组，该数组指示从LSB到[31]的32位。 指令获取 计算机的基本地址单位是8位，即1个字。 RISC-V使用4字指令，因此程序计数器是4的倍数。但是，该程序（模拟）正在逐一读取十六进制指令。 解码 在解码部分中，模块应解码指令并从寄存器文件中读取数据。 在本节中，我们应该指定在执行，加
简易RISC-CPU的设计与验证，ModelSim
Zhong_ty的博客
03-12 1570
Verilog数字系统设计教程》——夏宇闻，简易RISC-CPU的设计，书中内容直接使用ModelSim进行代码的测试。
cpu-emulator
07-22
模拟CPU的软件说明，该软件是一本书上的附加软件
riscv_emulator:python中的RISC-V模拟器
03-28
riscv_emulator python中的RISC-V模拟器
cpu-emulator：在Ruby中模拟8位CPU
02-05
在Ruby中模拟8位计算机设计 最初是一台4位计算机，但随着我想做更多事情而发展。 这里的原始想法： CPU使用带有条件跳转和子例程规定的最小指令集。 每个操作码为4位，指令长度为8位或16位。 原理图 使用说明 单字节指令 +-------------------+ | o o o o | d d d d | +-------------------+ +-------------------+ | op-code | ignored | RET ignores data. +-------------------+ +-------------------+ | op-code |
OpenCar riscv emulator written in java openCar 主要完成一款仿真Riscv
最新发布
08-22
OpenCar是一个用Java编写的Riscv模拟器项目，旨在为用户提供一个基于Riscv指令集的基础模拟环境。Riscv指令集作为一种开源指令集架构，其可扩展性和简单性得到了许多芯片厂商的青睐。OpenCar项目的核心目标是构建一...
Send-And-Wait-Protocol-Simulator:一个基本的发送等待协议模拟器的设计与实现
07-08
该项目包含基本发送和等待协议模拟器的设计和实现。 该协议将是半双工的，将使用滑动窗口在 LAN 上的两台主机之间发送多个数据包，两台主机之间存在“不可靠的网络”。 以下文本图描述了该模型： --------------&...
Software x86 CPU emulator library-开源
05-04
软x86（Softx86）是一个专门设计用于模拟Intel 80x86系列CPU的开源库。这个库的核心功能是实现对80x86指令集的精确仿真，允许在非x86平台上运行基于此架构的软件。这种技术对于跨平台开发、虚拟化解决方案以及在现代...
QEMU RISC-V machine emulation & interacting with it using bare-metal C code
u010451780的专栏
10-18 447
Adding a custom peripheral to QEMU RISC-V machine emulation & interacting with it using bare-metal C code - embeddedinn IntroductionPermalink QEMU is an excellent platform to emulate hardware platforms. But, we often end up using ready-made platforms
RISC V Rocket-chip 模拟器使用笔记（一）
热门推荐
idevede的博客
03-13 2万+
1.Rocket-chip可以做什么“Rocket是一款64bit的标量处理器，5级流水线，采用的是risc-v指令集，集成FPU，并有许多or1200没有的特性，比如：无阻塞缓存、分支预测、返回地址堆栈、硬件页表填充、cache支持ECC、支持多核等。”它允许我们生成不同配置（自定义）的SOC，包括软件工具链。2.Rocket-chip的子模块（文件目录）1.chisel3：用来进行RTL级建模...
RISC-V 模拟器 rvemu 使用指南
gitblog_00234的博客
08-13 789
`rvemu` 是一个使用 Rust 编写的支持 WebAssembly 的 RISC-V 模拟器。它支持命令行界面（CLI）以及 Web 环境中运行，并且正在持续添加对 Linux 和其他操作系统的支持。 ### 特点: - **高性能**: `rvemu` 在某些情况下可以比 QEMU 更快，达到接近原生性能。 - **架构独立性**: 虽然目前主要针对 RV64IMFDC 架构，但支持新...
从一个riscv的模拟器说起
passenger12234的博客
10-15 1595
0. 序
上海大学生网络安全赛cpu_emulator
chennbnbnb的博客
11-15 382
程序分析 指令是4B一组，共32位，第一种指令格式为|6|5|5|16|，代表指令类型、Ope1、Ope2、Ope3 先不关注第二种指令类型 根据BrainFuck的经验，考虑这里有没有Stack/Buffer的溢出，Stack在bss上，溢出只能打到stdou指针，很少是这种。Buffer在堆上，堆溢出较为常见，并且是2.27的libc。因此本题思路位：通过指令的不合法操作数，造成堆溢出来getshell 思路 先考虑咋构造处一个堆溢出，考虑指令0x2B，只要让stack[Ope1]...
探索RISC-V世界：用Rust从零构建一个64位模拟器
gitblog_00023的博客
06-19 460
探索RISC-V世界：用Rust从零构建一个64位模拟器 去发现同类优质开源项目:https://gitcode.com/ 在这个开源的世界中，我们有一个令人兴奋的项目等待你的探索——一个用Rust语言编写的64位RISC-V指令集模拟器。这个项目不仅是一个技术实现，更是一本详细的指南，带你逐步踏入系统级编程的深邃领域。 1、项目介绍 名为"Writing a RISC-V Emulat...
芯片设计验证 之 常用Emulator简介
EricWZY2008的专栏
08-04 9383
如题。
介绍两款RISCV汇编模拟器
weixin_44126785的博客
10-04 1万+
介绍两款RISCV汇编模拟器前言一、RARS二、emulsiV 前言   初学汇编时，很多人都会对汇编指令的操作产生疑惑，不明白指令是如何运行的。   下面介绍两款RISCV汇编模拟器，帮助大家更好的理解汇编语言。 一、RARS   打开RARS，我们可以看到如图所示的界面：   点击可以新建空白页，用于写代码。点击可以从文件夹中打开写好的程序。下面以一篇写好的冒泡排序代码为例：   点击进行编译。可以得到下图：   后点击可以运行程序。点击可单步调试。 RARS下载地址：https://github
RISC-V Emulator 开源项目常见问题解决方案
gitblog_00680的博客
01-25 834
RISC-V Emulator 开源项目常见问题解决方案 基础介绍 RISC-V Emulator 是一个用 C 语言编写的简单 RISC-V 模拟器。它可以运行 Linux 操作系统，并且目标是让用户能够轻松理解其源代码以及 RISC-V 指令集架构（ISA）。该项目主要使用 C 语言进行开发。 新手常见问题及解决步骤 问题一：如何搭建项目环境 问题描述： 新手在使用项目时不知道如何搭建开发环境...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包

打赏作者

papaofdoudou

你的鼓励将是我创作的最大动力

¥1 ¥2 ¥4 ¥6 ¥10 ¥20
扫码支付：¥1
获取中
扫码支付

您的余额不足，请更换扫码支付或充值

打赏作者

实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值