Jimbo的博客

当你想把bit文件通过程序写入fpga的时候，你会发现总是不对。因为bit格式是bitgen生成的jtag用的格式。使用impact工具能够完成转换。如果你想通过代码直接读取，就需要了解文件结构了。网上搜了搜，没有这类的应用。特将研究成果写下来，为后来人使用方便。ushort siglengthchar[] sigushort version[00 01]char a// type {...

Verilog编码规范工程结构顶层模块使用原理图设计，看起来更直观。其余各子模块用Verilog书写，书写完成后封装成模块，以便让顶层模块调用。二级及以下子模块不必封装，直接被上级模块调用即可。代码格式文件头/************************************************************************* * Copyright (c) 2017,

第一级 Verilog+Quartus II掌握Verilog语法，和FPGA开发环境。第二级 流水灯FPGA开发入门。第三级 UART、I2C、SPI、I2S、LPC掌握SignalTap II。 掌握常用总线协议。 形成自己的设计思路，和设计风格。 掌握原理图设计和Verilog模块封装和例化。 FPGA初级。第四级 NIOS II、Avalon总线、常用IP内核掌握PLL IP核。

如何提高电路工作频率对于设计者来说，我们当然希望我们设计的电路的工作频率（在这里如无特别说明 ，工作频率指FPGA片内的工作频率）尽量高。我们也经常听说用资源换速度，用流水的 方式可以提高工作频率，这确实是一个很重要的方法，今天我想进一步去分析该如何提 高电路的工作频率。我们先来分析下是什么影响了电路的工作频率。我们电路的工作频率主要与寄存器到寄存器之间的信号传播时延及clock skew有关

latch有什么坏处？如何避免latch？// 1. latchalways @ (enable or d) if (enable) q = d;怎么用Verilog描写同步和异步复位？并说说它们的优缺点？//asynchronous resetalways @(posedge clk or negedge rst_n)if(!rst_n) a <= 0;el

准确说来应该是用MCU配置FPGA，之前一直为生产时如何给FPGA烧程序烦恼，而且烧好后升级也麻烦。后来发现了这个文档，可以直接将FPGA的程序拷到MCU中，利用MCU来直接将配置文件加载到FPGA。这样以后升级时也只要升级MCU的程序即可。可以说是非常方便了。内容复制贴上来了。要看完整的就下附件吧。用CPU配置Altera公司的FPGA 一. 概 述 目前很多产品都广泛用了FPGA，虽然品种不

Cyclone系列： 中低端应用，容量中等，可满足一般的逻辑设计。 Stratix系列： 侧重于高性能应用，容量大。使用Stratix设计ASIC的原型，然后用hardcopy无缝移植。 Arria系列： 适合高性能计算应用。 MAX系列： 低成本CPLD，单芯片解决方案，适合接口桥接，电平转换，I/O扩展和模拟I/O管理应用。Cyclone： 2003年推出，0.13um工艺，核电压1.5V

http://blog.sina.com.cn/s/blog_99c8ec600101hnrq.html

以前在使用ModelSim进行仿真的时候，一直是使用其GUI进行操作的，但是这样很繁琐也很费时。故希望学习其自动化仿真do文件，下面是学习的一些总结。一、编写基本的do文件下面按照实际仿真的步骤来说明do文件中需要用到的各个tcl命令。1、quit -sim —- 退出原来的仿真工程；2、cd —- 设置工作目录的路径，就是仿真工程路径；3、vlib work —- 在工作目录下建立一个work目

一：出现latch的情况？在组合逻辑中，有时候往往不需要生成latch，所以必须知道某些信号会综合为latch，通过实践发现下面两类会出现latch： 1.在if-else和case中没有else和default将会导致产生latch。这个在夏宇闻的verilog中有讲到。 2.即使if-else 和case语句都满足if都有else，caes都有default，此时还

编程缩写字典序号描述缩写词AAdditionAdd AccumulatorAcc AddressAddr ActionAct ActiveAct AmplitudeAmp Analog InputAI Anolog I/OAIO AllAll AlarmAlm AllocateAlloc Analog OutputAO

数字系统中的亚稳态及其解决办法本文转自http://www.cnblogs.com/linjie-swust/archive/2012/01/07/YWT.html1. 应用背景1.1         亚稳态发生原因      在FPGA系统中，如果数据传输中不满足触发器的Tsu和Th不满足，或者复位过程中复位信号的释放相对于有效时钟沿的恢复时间（recov

http://bbs.elecfans.com/jishu_904773_1_1.html今天在做FPGA工程时，在分析综合时出现警告Warning: 1 hierarchies have connectivity warnings - see the Connectivity Checks report folder ，发现这个警告无法定位，于是找度娘，找个一个好的方法，在这

具体仿真步骤参考：http://www.cnblogs.com/woshitianma/archive/2013/01/17/2865220.html 和 http://wenku.baidu.com/link?url=w4GXxAqgqQBAh-n_ZXR2EWFcQyqWSw6oQWBBvVzRffv0q2Cg5uxTOCWadHzd-m8QwKadrVYTUzaePk6kHFG3xNAq2T

FPGA时钟约束时钟约束#**************************************************************# Create Clock#**************************************************************create_clock -pe

个人感觉时钟选择时CLKCTL蛮有用的。但是哪个信号是全局时钟就是综合器自己认为的吗，好像无法人为干涉。 哪些信号会消耗全局时钟网络呢？外部输入或者内部产生时钟，时钟使能，异步清零信号以及其他高扇出信号。 1—— AlteraAltera的综合器或者PR工具都会根据实际信号clock和reset，preset的fanout大小确定是不是用全局时钟资源。若用了全局时钟资源，你可以

mif文件就是存储器初始化文件，即memory initialization file，用来配置RAM或ROM中的数据。生成QuartusII11.0可用的mif文件，有如下几种方式：方法1：利用Quartus自带的mif编辑器优点：对于小容量RAM可以快速方便的完成mif文件的编辑工作，不需要第三方软件的编辑；缺点：一旦数据量过大，一个一个的输入会使人崩溃；使用方

我们知道，RAM是用来在程序运行中存放随机变量的数据空间，使用时可以利用QuartusII的LPM功能实现RAM的定制。　　软件环境：QuartusII 11.0　　操作系统：win7实现方法一、利用LPM_RAM：1.首先准备好存储器初始化文件，即.mif文件。　　该文件的生成方法见《如何生成mif文件》;　　本文预先生成了一个正弦波的数据文件，T

Abstract撰寫Verilog時，雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過，但真的將每個module合併時，一些不可預期的『run-time』問題可能才一一浮現，這時得靠SignalTap II來幫忙debug。Introduction使用環境：Quartus II 8.0 + DE2-70 (Cyclone II EP2

FPGA学习笔记——分频电路设计发布时间：2015-10-3023:29:52    分频就是用一个时钟信号通过一定的电路结构变成不同频率的时钟信号，这里介绍一下整数分频电路的设计方法。整数分频电路有偶数分频和奇数分频两种，我们以实现占空比为50%的分频电路为例子来解释一下分频电路设计的基本原理。假设时钟周期为T，则二分频后输出的时钟周期为2T，三分频后输出的时钟周期为3T，N分频后输出的

Modelsim出错 Warning: (vdel-6) -- Waiting for lock by...work文件夹里面有个_lock文件，删了它就继续跑了啊，咱也不知道是啥情况；

任意整数分频Verilog代码