Verilog综合是wire和reg如何防止被优化

本文介绍了在Quartus II环境下,如何通过SignalTap II观察Verilog设计中的寄存器,包括使用SynthesisAttribute避免寄存器被优化以及观察寄存器的方法。同时,解释了SynthesisAttribute /*synthesisnoprune*/ 和 /*synthesispreserve*/ 的区别,并提供了Verilog2001语法的示例。

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Abstract
撰寫Verilog時,雖然每個module都會先用ModelSim或Quartus II自帶的simulator仿真過,但真的將每個module合併時,一些不可預期的『run-time』問題可能才一一浮現,這時得靠SignalTap II來幫忙debug。

Introduction
使用環境:Quartus II 8.0 + DE2-70 (Cyclone II EP2C70F896C6N)

實際使用SignalTap II時,會發現有些reg與wire可以觀察,有些又無法觀察,在(原創) 如何使用SignalTap II觀察reg值? (IC Design) (Quartus II) (SignalTap II) (Verilog)中,我利用將reg接到top module的方式來觀察reg,雖然可行,但老實說並不是很好的方式。當初有網友發表評論,說這是因為reg被Quartus II優化掉不見了,導致無法使用SignalTap II觀察,本文整理出完整的reg與wire觀察方法。

觀察reg
如同(原創) 如何使用SignalTap II觀察reg值? (IC Design) (Quartus II) (SignalTap II) (Verilog)的範例,我再重複一次。

SSignalTapII_register_not_preserve.v / Verilog

复制代码
1  /*  
2  (C) OOMusou 2008  http://oomusou.cnblogs.com
3 
4  Filename    : SignalTapII_register_not_preserve.v
5  Compiler    : Quartus II 8.0
6  Description : Demo how to preserve register with SingalTap II
7  Release     : 10/17/2008 1.0
8  */
9 
10  module  SignalTapII_register_not_preserve (
11  input  iCLK,
12  input  iRST_N
13  );
14 
15  reg  [ 3 : 0 ] cnt;
16 
17  always @( posedge  iCLK,  negedge  iRST_N)  begin
18  if  ( ! iRST_N)
19      cnt  <=   4 ' h0;
20  else
21      cnt  <=  cnt  +   4 ' h1;
22  end
23 
24  endmodule
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這是個很簡單的計數器,我故意讓cnt不做output,而想用SignalTap II去觀察cnt這個reg的值。

signaltap2_reg0

cnt都是0,顯然不合理,表示SignalTap II無法capture cnt這個reg的值。為什麼會這樣呢?

若我們將SignalTap II拿掉,重新用Quartus II編譯,觀察其compilation report,顯示register為0

signaltap2_reg1

觀察RTL Viewer的合成結果,真的沒有register!!

signaltap2_reg2

這證明了一件事情,Quartus II在合成時,發現cnt並沒有需要output,而自動最佳化不合成cnt,導致SignalTap II無法觀察reg,不過有時為了debug方便,我們就是想觀察這種reg,有辦法讓Quartus II暫時不要啟動最佳化嗎?

使用Synthesis Attribute避免最佳化

SignalTapII_register_preserve.v / Verilog

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1  /*  
2  (C) OOMusou 2008  http://oomusou.cnblogs.com
3 
4  Filename    : SignalTapII_register_preserve.v
5  Compiler    : Quartus II 8.0
6  Description : Demo how to preserve register in SignalTap II
7  Release     : 10/17/2008 1.0
8  */
9 
10  module  SignalTapII_register_preserve (
11  input  iCLK,
12  input  iRST_N
13  )
14 
15  reg  [ 3 : 0 ] cnt  /* synthesis noprune */ ;
16 
17  always @( posedge  iCLK,  negedge  iRST_N)  begin
18  if  ( ! iRST_N)
19      cnt  <=   4 ' h0;
20  else
21      cnt  <=  cnt  +   4 ' h1;
22  end
23 
24  endmodule
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15行

reg  [ 3 : 0 ] cnt  /* synthesis noprune */ ;


多了/*synthesis noprune*/這個synthesis attribute,指示Quartus II不要對cnt做最佳化,保留此register以供SignalTap II觀察注意必須寫在分號前面,不能如下寫在分號後面

reg  [ 3 : 0 ] cnt; /* synthesis noprune */ //錯!!


編譯後,SignalTap II就能順利的觀察到cnt的值!!重點是不需改top module的interface,只需對想觀察的reg加上synthesis attribute即可。

signaltap2_reg3

Quartus II也支援Verilog 2001的語法

复制代码
1  /*  
2  (C) OOMusou 2008  http://oomusou.cnblogs.com
3 
4  Filename    : SignalTapII_register_preserve.v
5  Compiler    : Quartus II 8.0
6  Description : Demo how to preserve register in SignalTap II
7  Release     : 10/17/2008 1.0
8  */
9 
10  module  SignalTapII_register_preserve (
11  input  iCLK,
12  input  iRST_N
13  );
14 
15  //  Verilog 2001
16  // (*noprune*) reg [3:0] cnt;
17 
18  always @( posedge  iCLK,  negedge  iRST_N)  begin
19  if  ( ! iRST_N)
20      cnt  <=   4 ' h0;
21  else
22      cnt  <=  cnt  +   4 ' h1;
23  end
24 
25  endmodule
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16行

( * noprune * reg  [ 3 : 0 ] cnt;


這是Verilog 2001的語法,Quartus II 8.0也能看得懂。

若希望整個module的reg都不被最佳化,可將synthesis attribute放在module。

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1  /*  
2  (C) OOMusou 2008  http://oomusou.cnblogs.com
3 
4  Filename    : SignalTapII_register_preserve.v
5  Compiler    : Quartus II 8.0
6  Description : Demo how to preserve register in SignalTap II
7  Release     : 10/17/2008 1.0
8  */
9 
10  module  SignalTapII_register_preserve (
11  input  iCLK,
12  input  iRST_N
13  /* synthesis noprune */ ;
14 
15  reg  [ 3 : 0 ] cnt;
16 
17  always @( posedge  iCLK,  negedge  iRST_N)  begin
18  if  ( ! iRST_N)
19      cnt  <=   4 ' h0;
20  else
21      cnt  <=  cnt  +   4 ' h1;
22  end
23 
24  endmodule
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13行

module  SignalTapII_register_preserve (
input  iCLK,
input  iRST_N
// );
/* synthesis noprune */ ;


將/*synthesis noprune*/放在module,這樣整個module的reg將不被最佳化,不用再一一指定。

另外一個與reg相關的Synthesis Attribute:/*synthesis preserve*/
跟reg相關的attribute,除了/*synthesis noprune*/可用,還有一個/*synthesis preserve*/可用,兩者的差異在於:

/*synthesis noprune*/ 避免Quartus II優化掉沒output的reg。

/*synthesis preserve*/ 避免Quartus II將reg優化為常數,或者合併重複的reg。

也可以使用Verilog 2001的寫法

// (*preserve*) reg [3:0] cnt;


或者整個module的寫法

module  SignalTapII_register_preserve (
input  iCLK,
input  iRST_N
/* synthesis preserve */ ;
<think>好的,我现在要详细分析用户关于Verilogwirereg关键字的问题。首先,我需要回顾自己对这些概念的理解,确保准确无误。 根据已有的引用资料,wireregVerilog中用途不同。引用[1]提到,wire用于组合逻辑,reg用于时序逻辑。引用[2][3]进一步说明,reg保持最后一次赋值,而wire需要持续驱动。此外,wire在assign语句中使用,而reg在过程块(如always)中使用。 接下来,我需要组织这些信息,结构要清晰。可能的分点方式:定义与用途、驱动方式、赋值方式、使用场景、示例代码。每个部分都需要引用相关资料来支持。 需要注意用户可能混淆的地方,比如reg不一定代表硬件寄存器,这需要特别说明。同时,要区分连续赋值过程赋法的不同语法环境,避免误解。 然后考虑用户可能的相关问题,比如组合逻辑中是否只能用wire,或者reg在时序中的具体应用。这样能生成有针对性的相关问题,帮助用户深入理解。 最后,检查示例代码是否正确,是否符合Verilog语法,确保没有错误。同时确保所有引用标注正确,与提供的参考资料对应。</think>### Verilogwirereg的区别与作用 #### 1. 定义与用途 - **wire**:表示硬件中的物理连线(如电路中的导线),用于**组合逻辑**。其值由驱动源(如门电路、assign语句)**持续驱动**,若未连接则默认为高阻态(z)[^1][^2]。 - **reg**:表示数据存储单元(不一定是物理寄存器),用于**时序逻辑**或组合逻辑中的临时存储。其值在触发条件(如时钟边沿)满足时更新,并**保持最后一次赋值**直到下次更新[^3]。 #### 2. 驱动方式对比 | 类型 | 驱动方式 | 赋值后行为 | |-------|------------------------------|--------------------------| | wire | 需要**持续驱动**(如assign) | 无驱动时输出高阻态(z) | | reg | 通过**过程赋值**(如always块) | 保持最后一次赋值结果 | #### 3. 赋值方式差异 - **wire**:仅能通过`assign`语句或模块端口连接赋值。 ```verilog wire a; assign a = (b & c) | d; // 组合逻辑表达式驱动 ``` - **reg**:只能在`always`或`initial`块中赋值。 ```verilog reg q; always @(posedge clk) begin q <= d; // 时序逻辑,D触发器行为 end ``` #### 4. 使用场景 - **wire适用场景**: - 模块间信号连接 - 组合逻辑输出(如加法器、多路选择器) - 需要实时传递信号的场景[^1] - **reg适用场景**: - 时序逻辑中的状态存储(如计数器、状态机) - 过程块中的临时变量(如循环计数器) - 需要保持值的中间计算结果 #### 5. 特殊注意点 - **reg不一定是寄存器**:在组合逻辑的`always`块中,reg可能仅表示临时变量,综合后可能生成纯组合电路。 - **wire的隐式声明**:未声明类型的端口默认为wire型,但建议显式声明以提高可读性。 #### 示例对比 ```verilog // 组合逻辑:用wire连接两个逻辑门 wire and_out, or_out; assign and_out = a & b; assign or_out = c | d; // 时序逻辑:用reg实现寄存器 reg [7:0] counter; always @(posedge clk) begin if (reset) counter <= 0; else counter <= counter + 1; end ```
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