tanmx219的博客

　　SCCB（Serial Camera Control Bus，串行摄像头控制总线）是由OV（OmniVision的简称）公司定义和发展的三线式串行总线，该总线控制着摄像头大部分的功能，包括图像数据格式、分辨率以及图像处理参数等。结构框图如下所示：　　OV公司为了减少传感器引脚的封装，现在SCCB总线大多采用两线式接口总线。OV7725使用的是两线式接口总线，该接口总线包括SIO_C串行时钟输入线和SIO_D串行双向数据线，分别相当于IIC协议的SCL信号线和SDA信号线。SIO_C的最小时间

拷贝了一外FPGA的工程，运行时发现下面这个错误报告：Error (262006): File "stp1.stp" is not a valid Signal Tap File -- ignoring查了一下，没有这个stp1.stp文件，估计是删除了。但是项目设置中又没有删除掉编译链接，所以链接时找不到，报错了。打开工程项目文件*.qsf文件，找到这个stp1.stp文件名所在的地方，直接删除掉，set_global_assignment -name ENABLE_SIGNALTAP OF

先介绍几个常用的属性定义，语法为：/* synthesis, <any_company_specific_attribute = value_or_optional_value */下面就是Altera的几个常用的Synthesis attributesNopruneA Verilog HDL synthesis attribute that prevents the Quartus II software from removing a register that does not

Verilog用得非常少，这里对刚接触的MyHDL做个简单介绍。这个工具的作用就是使用Python写verilog代码。当然首先你要安装 Python，然后要安装其扩展MYHDL(pip install myhdl)，还有一个工具叫gtkWave也是必须的。官网上有很多例子，随便选一个来介绍，地址在：http://www.myhdl.org/docs/examples/flipflops.html做一个简单快速的入门介绍，其他的都是类似的操作，源码（文件名称为flip-flop_tb.py)

ALTERA verilog Error (12007): Top-level design entity “test1” is undefined这个错误的原因，是因为项目名称叫做test1，但是verilog中(myverilog.v)，找不到这个名称叫test1的module。顶级模块的名称必须与项目名称一致。把myverilog.v中的内容改成下面这个样子就OK了，module test1( // 注意这里名称要用test1 BKPT, nRESET, nPSEN, CLKO.