86、高效基于斐波那契的串扰避免编解码器设计

高效基于斐波那契的串扰避免编解码器设计

1. 背景与动机

随着半导体技术的发展，芯片上的导线总长度不断增加。据预测，到2020年，芯片上导线的总长度将达到每平方厘米7000米。这些长且平行的导线极易出现串扰故障。串扰故障是片上网络（NoC）中相邻长导线间耦合电容的结果。

随着技术尺寸的缩小，导线厚度的减小速度快于其宽度和高度，这增加了导线间的耦合效应，导致耦合电容与总电容（包括面积电容和边缘电容）的比值上升。串扰故障会对受影响的导线（即受害线）产生多种影响：
- 出现不必要的电压毛刺；
- 上升/下降过渡延迟；
- 上升/下降过渡加速。

这些影响会威胁到数据包（flits）的可靠性，增加功耗，并降低基于NoC系统的性能。此外，串扰还可能导致定时违规。随着技术的发展，门延迟减小，而全局导线的电阻 - 电容（RC）延迟增加。据预测，到2015年，全局导线的延迟将达到1794×10²皮秒。

导线的功耗取决于导线间的电容，解决串扰故障可以降低导线的功耗。根据Sotiriadis提出的延迟模型，导线上的过渡模式可根据延迟分为五类，如下表所示：
| 过渡类别 | 模式 |
| — | — |
| 0C | “”” ### |
| 1C | -↑↑ -↓↓ ↑↑- ↓↓- |
| 2C | -↑- -↓- |
| 3C | -↑# ↑#- #↑- ↑#- |
| 4C | ↑#↑ #↑# |

其中，4C类过渡模式（即010 → 101和101 → 010，也称为三重反向（TOD））会给导线带来最大延迟，减轻此类过渡不仅能减少TOD，还能减少其他类别的过渡。