跟D哥学IC design from zero

最新推荐文章于 2025-12-09 15:28:39 发布
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#IC前端 #ASIC #FPGA #IC设计

本文介绍了一个基于Linux环境的TodoList设计流程，涵盖了从项目启动到完成的全过程。涉及的主要工具有Gvim用于代码编辑，强调了CodingStyle的重要性，并通过fifo项目实例展示了实际操作流程。

to do list

  • Design flow
  • Linux
  • Gvim
  • Coding style
  • 直接上项目走一遍流程(用fifo举例)，介绍需要用到的软件以及语言
USART - Design Flow
Starry__的博客
05-25 794
目录1. baud_clk_gen1.1. 代码2. usart_tx3. usart_rx4. usart5. uart_tb 逻辑设计部分可以参照uart进行设计，但是还是那句话——设计好再写代码！设计好再写代码！着急写代码是吧，着急写就白想活着！ 1. baud_clk_gen 这个就单纯的根据波特率分频出一个sck时钟，不解释！ 1.1. 代码 module baud_clk_gen#( parameter BAUD_RATE = 12500000, parameter PCLK_FREQ =
[SV]Types, Operator, and Expressions
元直的博客
05-14 1084
【代码】[SV]Types, Operator, and Expressions。
数字IC学习记录（3）之AMBA总线的APB总线
qq_69440734的博客
02-16 860
AMBA总线全称Advanced Microcontroller Bus Architecture，即高级微控制器总线架构，是由ARM公司推出的一种总线架构，目前应用最广的AMBA2.0，其内包括着AHB、ASP、APB，我目前学习的也是AHB和APB，其中AHB总线速度更快，较APB更加复杂。
[数字ic学习日记] DAY2 [verilog刷题总结] HDLBits 107-115
m0_62836456的博客
12-02 1053
今天浅刷一下移位寄存器吧。这里鼠鼠并没有学的很好，学校里的数电考试每怎么强调这一块，刚好补一补这一块的知识捏。
material-design-icons
大强博客
08-16 3861
https://github.com/google/material-design-icons/blob/master/iconfont/codepoints 3d_rotation e84d   ac_unit eb3b   access_alarm e190   access_alarms e191   access_time e192   ...
IC芯片验证 - 手把手教你搭建UVM验证环境
howard789的博客
05-08 3万+
这是一个UVM的demo项目
数字IC后端实现的一些基本概念
sinat_29862967的博客
12-15 2万+
1.1 EETOP版主面试问题 001） Why power stripes routed in the top metal layers? 为什么电源走线选用最上面的金属层？ 因为顶层金属通常比较厚，可以通过较大的电流 1.高层更适合globalrouting.低层使用率比较高，用来做power的话会占用一些有用的资源， 比如std cell 通常是m1 Pin 。 2. EM能力不一样，一般顶层是低层的2~3倍。更适合电源布线。 3.一般ip占用的层次都靠近下几层，如果上层没有被禁止routing的话，
FPGA开发学习开源网站汇总
qq_44985628的博客
07-26 1810
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VLSI Design课程笔记 (上)
water_yellow的博客
02-16 3222
Overview of VLSI Design Flow Chip manufacturing process： design  style{full  costume： design  everythingstandard  cell  base  design (ASIC)： use  pre−design  gate design\,\, style \begin{cases} full\,\,costume &\text{： } design\,\, everyt
UVM验证入门(14)-coverage覆盖率收集
不会武功的火柴的博客
12-09 612
UVM覆盖率是芯片验证中量化验证完备性的关键指标，主要包括代码覆盖率、功能覆盖率和断言覆盖率。代码覆盖率由仿真工具自动分析RTL代码执行情况，功能覆盖率由验证工程师根据规格主动设计，断言覆盖率则通过SVA监测特定条件。覆盖率的收集和分析能够识别验证盲点，优化回归测试，并指导约束随机测试生成。功能覆盖率建模使用covergroup、coverpoint和bins等SystemVerilog语法，支持交叉分析等高级功能，是发现角落案例的重要手段。
断点回归（regression discontinuity design）学习笔记
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Claire_chen_jia的博客
09-29 9万+
本篇博文主要是对断点回归的一些学习和总结~ 学习材料如下： 1 断点回归设计RDD分类与操作案例 2 RDD断点回归, Stata程序百科全书式的宝典 3 断点回归设计的前沿研究现状, RDD 4 让“跳跃”更有意义:断点回归设计(RDD) 5 Stata: 断点回归 (RDD) 教程 6 怎么用通俗的语言解释断点回归？它与DID的区别是什么 7 Watering Down Environmental Regulation in China,Guojun He, Shaoda Wang, Bing Zhan
编译原理实验代码及相关文法项目_包含LL1分析LR1分析语法分析器词法分析器文法文件实验报告Python实现编译器前端语法树生成错误处理代码示例教学资.zip
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状态估计基于UKF、AUKF的电力系统负荷存在突变时的三相状态估计研究（Matlab代码实现）
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基于共享储能电站的工业用户日前优化经济调度（Matlab代码实现）
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北京邮电大学编译原理课程实验项目_基于C语言实现词法分析器语法分析器语义分析器中间代码生成器代码优化器及目标代码生成器的完整编译器前端与后端系统_用于深入理解编译原理核.zip
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MFC构建ATM机.zip
12-10
下载前可以先看下教程 https://pan.quark.cn/s/f37106b0b792 mfcmapi MFCMAPI provides access to MAPI stores to facilitate investigation of Exchange and Outlook issues and to provide developers with a sample for MAPI development. Latest release Release stats (raw JSON) Pretty release stats Contributing MFCMAPI depends on the MAPI Stub Library. When cloning, make sure to clone submodules. See Contributing for more details. Fuzzing MFCMAPI supports fuzzing with libFuzzer and the fsanitize switch in Visual Studio. See fuzz.cpp for details. To run fuzzing for this project, follow these steps: Build Fuzzing Corpus: - Open Powershell prompt - Run fuzz\Build-FuzzingCorpus.ps1 to generate a fuzzing corpus in fuzz/corpus from Smart View unit test data. Switch S...
华中科技大学编译原理课程2022级头哥平台实验代码仓库_包含词法分析器语法分析器语义分析中间代码生成优化目标代码生成编译器前端后端完整实现示例_用于辅助学习编译技术掌握编译器构建流.zip
12-10
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如何使用langchain搭建IC设计agent
10-09
<think>我们注意到用户的新问题是关于“使用LangChain搭建IC设计智能体的具体方法”。结合之前的对话历史，用户曾询问LangGraph与其他库的差异，现在转向具体实现方法。 IC设计（Integrated Circuit Design）属于电子设计自动化（EDA）领域，涉及电路设计、仿真验证等复杂流程。使用LangChain构建IC设计智能体需结合专业工具和领域知识。 根据引用[1]和[2]，智能体在专业领域需融合多技术并建立协作系统。因此我们将： 1. 分解IC设计流程（如RTL设计、逻辑综合、物理实现） 2. 为每个子任务创建专业智能体 3. 用LangChain协调工作流 具体步骤： 步骤1：构建领域知识库 - 收集IC设计文档（Verilog手册、工艺库文档等） - 使用LangChain的TextLoader, RecursiveCharacterTextSplitter处理文本 - 用嵌入模型（如text2vec）和向量数据库（如Chromadb）存储 步骤2：创建工具集 - 封装EDA工具命令行接口（如Synopsys VCS, Design Compiler） - 示例：用Python封装Verilog编译函数 ```python from langchain.tools import tool @tool def verilog_compiler(source_file: str): """使用VCS编译Verilog代码""" import subprocess result = subprocess.run(["vcs", "-full64", source_file], capture_output=True) return result.stdout.decode() ``` 步骤3：设计智能体工作流 - 使用LangChain的AgentExecutor协调多工具调用 - 示例：创建IC验证智能体 ```python from langchain.agents import AgentType, initialize_agent from langchain.chat_models import ChatOpenAI llm = ChatOpenAI(temperature=0) agent = initialize_agent( tools=[verilog_compiler, ...], # 加入其他EDA工具 llm=llm, agent=AgentType.STRUCTURED_CHAT_ZERO_SHOT_REACT_DESCRIPTION ) agent.run("请编译并验证designs/alu.v") ``` 步骤4：处理多模态数据（引用[4]） - IC设计涉及电路图、波形图等图像数据 - 使用多模态模型（如GPT-4V）处理图像描述 - 示例：创建波形分析工具 ```python @tool def waveform_analysis(image_path: str): """分析数字波形图""" from PIL import Image vision_model = load_multimodal_model() # 加载多模态模型 return vision_model.predict(Image.open(image_path), prompt="解析该数字波形图的信号时序") ``` 注意事项： 1. 安全验证：所有EDA工具调用需在沙盒环境中执行 2. 专业适配：需要针对IC设计术语微调LLM（如用Verilog代码微调） 3. 人机协作：关键步骤（如时序签核）需人工确认 扩展方向（引用[2]）： - 建立多智能体系统：RTL生成智能体、功耗分析智能体等协作 - 实现持续学习：通过用户反馈更新知识库 典型应用场景： - 自动生成测试用例 - 解释静态时序分析报告 - 根据自然语言描述修改RTL代码 </think>### 使用 LangChain 搭建 IC 设计智能体的方法 IC（Integrated Circuit）设计智能体需要结合电子设计自动化（EDA）专业知识和智能体技术。LangChain 作为智能体开发框架，可通过以下步骤实现： #### 1. **架构设计** ```mermaid graph TD A[用户指令] --> B[IC设计解析器] B --> C{指令类型} C --> |RTL设计| D[RTL生成智能体] C --> |仿真验证| E[仿真管理智能体] C --> |物理设计| F[布局布线智能体] D --> G[EDA工具集成] E --> G F --> G G --> H[结果分析器] H --> I[反馈优化] ``` #### 2. **核心模块实现** **a. 知识库构建** ```python from langchain.document_loaders import DirectoryLoader from langchain.embeddings import HuggingFaceEmbeddings from langchain.vectorstores import Chroma # 加载IC设计文档（Verilog手册/PDK文档等） loader = DirectoryLoader('ic_docs/', glob="**/*.pdf") docs = loader.load() # 创建向量数据库 embeddings = HuggingFaceEmbeddings(model_name="text2vec-large-chinese") vectorstore = Chroma.from_documents(docs, embeddings) ``` **b. 工具链封装** ```python from langchain.tools import tool import subprocess @tool def verilog_compiler(file_path: str): """使用VCS编译Verilog代码""" result = subprocess.run(['vcs', '-full64', file_path], capture_output=True) return result.stdout.decode() @tool def timing_analysis(design_name: str): """执行静态时序分析""" return subprocess.check_output(f'pt_shell -x "analyze_design {design_name}"', shell=True) ``` #### 3. **智能体工作流** ```python from langchain.agents import AgentType, initialize_agent from langchain.chat_models import ChatOpenAI llm = ChatOpenAI(temperature=0, model="gpt-4") agent = initialize_agent( tools=[verilog_compiler, timing_analysis], llm=llm, agent=AgentType.STRUCTURED_CHAT_ZERO_SHOT_REACT_DESCRIPTION, verbose=True ) # 执行设计任务 result = agent.run("完成ALU模块的RTL设计并检查时序，目标频率2GHz") ``` #### 4. **关键技术整合 - **多智能体协作**：RTL生成、验证、物理实现智能体通过消息队列交互[^2] - **持续学习机制**：自动记录设计决策到知识库 - **安全沙盒**：通过Docker隔离EDA工具执行环境 #### 5. 典型应用场景 1. **自动代码生成**：根据时序约束生成优化后的Verilog 2. **设计规则检查**：解析版图GDS文件验证DRC规则 3. **故障分析**：结合仿真波形定位电路错误 > **注意事项**： > - 需封装Synopsys/Cadence等EDA工具API > - 高频操作建议使用LLM缓存层加速响应 > - 敏感数据需启用加密存储（如工艺库文件）
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