PN15产生的伪随机码—单bit输出

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已于 2024-10-25 16:35:21 修改 · 1k 阅读

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#fpga开发

于 2024-10-17 15:34:07 首次发布

m序列，其中本源函数为x15+x14+1

单bit输出：

`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2024/10/17 11:56:43
// Design Name: 
// Module Name: LFSR15_C001
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////
module LFSR15_C001(
  input clk,
  input reset,
  output reg [14:0] LFSR = 15'b00000_000000_11111,
  output reg pn_out,
  output reg [7:0]bit_counter
);

always @(posedge clk)
begin
  if (reset)
  begin
     LFSR = 15'b00000_0