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RSS订阅原创 初学ISE 半加器仿真 VHDL
选了FPGA的课记录一下怎么搭建工程免得忘了 1、先创建工程 然后记得选ISim 要不然等会仿真的时候会让你使用modelsim的仿真器 完成创建 Finish 2、添加模块 选择new source 然后 VHDL Module 接着输入下面的信息 3、编写VHDL代码 输入以下代码 library IEEE; use IEEE.STD_LOGI...
2019-10-07 11:54:14
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原创 Verilog HDL 遇到的问题和修改方法
1.Illegal output port connection for 'Q' (4th connection) to reg type. 我一开始编译的时候是没有问题的但是到了仿真testbanch 的时候就出现了 上一级module Q是这样定义的output reg Q 然后我这一级调用的时候是reg[2:0] counter dff_sr U1(.Q(counter[0]...
2018-12-17 16:19:21
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翻译 学习ROS（一）：建工作空间
安装完ROS 后 新建一个目录 mkdir -p catkin_ws/src 建好以后，进入工作空间 cd catkin_ws/ 然后编译工作空间 刷新工作环境（记得每次写完代码都要刷新和编译工作环境） catkin_make source ~/catkin_ws/devel/setup.bash 但是这样的话编译的东西只在这终端里 如果想打开终端的时候自动添加可以加这...
2018-12-09 15:03:30
351
空空如也
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