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RSS订阅原创 [Memdata 28-96] Could not find a BMM_INFO_DESIGN property in the design
软核程序烧录启动异常的排查
2025-01-24 11:24:32
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原创 Vivado/Vitis中自定义IP的驱动（二）
分析完后就发现，直接把官方的Makefile拿来用就好啦！怎么在Vivado中修改IP的驱动前面已经讲过了，现在我们的自定义驱动可以自由使用啦！
2024-12-21 10:24:56
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原创 Vivado/Vitis中自定义IP的驱动
在Vivado中编辑IP，在Package IP界面，打开File Group —— Advanced —— Software Driver，打开并修改相应文件。这样，在Vitis中创建Platform时就会自动导入正确的文件了。
2024-12-20 14:53:54
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原创 TI毫米波雷达（七）——high accurary示例分析（二）
xWR14xx上的高精度测距工程分析完成了，简单明了！由于使用了HWA，而HWA的FFT大小是有限制的，所以一定程度上限制了此工程的精度。如果需要更高精度的实现，可以在DSP中实现、优化算法。
2024-11-28 15:52:18
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原创 TI毫米波雷达（六）——high accurary示例分析（一）
毫米波雷达还有一个不可忽视的应用场景：高精度测距，通过实现Zoom-FFT可以达到毫米级测距精度。TI在Radar Toolbox中提供了一个high accuracy示例，我们就通过这个示例的分析学习如何实现高精度测距，然后将工程移植到新平台IWR1843中。最后，尝试将high accuracy与out of box进行结合，实现高精度区域扫描功能。至此，示例程序框架基本理清。
2024-11-20 16:48:51
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原创 TI毫米波雷达（五）—— chirp
TI的毫米波雷达可以通过定义chirp配置文件来控制一帧中的chirp参数，而且可以在chirp RAM中修改这些配置文件。Chirp配置文件可以作为基础的chirp时序模板，用来生成参数各异的chirp。TI的毫米波雷达可以接收四个不同的chirp配置文件，但是chirp可配置RAM中可以预编程512个独特的chirp。每个chirp都可以引用四个配置文件之一，然后按需要进行细调。一个帧由chirp可配置RAM中起始索引到结束索引间的chirp序列组成，最大可循环255次。
2024-11-14 19:11:37
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原创 TI毫米波雷达（四）—— out of box示例解析（三）
至此我们已经获得了足够的数据，后续就是数据的后处理，针对不同的应用场景和需求筛选出需要的目标了。分析完命令行代码和数据路径之后，再看毫米波雷达的应用框图和SDK层级示意图就具体多了。虽然暂时还达不到一切细节了然于胸，但是继续前行的道路已经显现，只要后续不断学习深入，毫米波雷达程序开发肯定会越来越得心应手。到目前为止仅仅是让毫米波雷达工作起来，满足了功能要求：检测到了目标，获取了目标的距离、速度、角度等数据。但是这些数据满足我们的性能要求吗？
2024-11-09 16:45:39
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原创 TI毫米波雷达（三）—— out of box示例解析（二）
分析完配置文件和配置过程，疑惑更多了。设置了检测和过滤条件，但没有配置对数据进行哪些处理，例如距离FFT、多普勒FFT、角度FFT，那么目标数据从哪里来的呢？是否有一套默认的数据处理流程？默认的流程又是怎样的呢？在之前的了解中chirp设置是很重要的，关系到目标检测的性能。如果我们不进行设置，雷达又是按照什么chirp设置工作的呢？后续研究数据路径，希望能够解答这些疑惑。
2024-11-07 20:26:24
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原创 VIVADO中使用自定义IP导致Xilinx Vitis IDE 2022.1中平台编译不通过的问题
工程中使用了MicroBlaze软核，带有官方AXI接口IP时工程编译正常。加入自定义IP后platform编译不通过。时间紧迫，如何让自定IP相关驱动可以正常使用留待后续研究。如果不使用相应的驱动，仅仅消除相关错误可以执行如下几步。3.修改软核下的.mss文件，将相关IP的信息删除即可。2.修改Makefile，删除涉及相关IP的部分。1.删除libsrc下相关文件夹。
2024-08-13 14:08:58
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原创 JFMK 7A50T4中使用GTX的问题
在JFMK 7A50T5芯片中，不能简单的将Xilinx A7上的工程做移植。参考复旦微的手册，复旦微A7系列中使用GTX而非GTP，需要先建立xc7k325t-ffg900-2的工程，然后替换器件。因为复旦微FPGA软件工具相当复杂，尝试了好多可能性。结果，兜兜转转还是回到时钟源的选择上，这次都选择CPLL，收发都正常了。使用默认配置，用户发送时钟正常，用户接收时钟不正常。按照手册里，将时钟源选为QPLL，收发都不正常了~
2024-08-07 17:07:05
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原创 【官方修复】VIVADO 2018.3 [Synth 8-439]module ‘＜hls IP submodule＞‘ not found
在Vivado 2018.3中使用了由HLS生成的IP “Video Test Pattern Generator”，综合的时候报错：[Synth 8-439] module 'sdi_v_tpg_0_1_v_tpg' not found。以下是在Tcl Console中输入的代码，其中“sdi_v_tpg_0_1”就是报错信息中提到的综合失败的module。展开相应的Block，确实没有文件~但是这是官方提供的IP，怎么会没有相应的文件呢？在高版本的VIVADO中并没有遇到这个问题。
2024-08-02 12:15:59
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原创 Xilinx Video IP（六）——AXI4-Stream to Video Out
在Xilinx FPGA内部，我们使用AXIS进行视频流的传输和处理，当我们需要将AXIS视频流转换为常见的同步信号加视频数据格式时会用到AXI4-Stream to Video Out。通常会结合VTC提供的时序信号使用。此IP核支持两种时序模式，从时序模式下IP核会通过控制VTC的时钟使能信号来控制VTC核AXIS间的相位，达到低延迟的效果。主时序模式时，输入时序不受IP核控制。通常使用从时序模式，这种情况下的延时低、使用的缓存小。
2024-07-29 15:59:23
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原创 Xilinx Video IP（五）——Video Test Pattern Generator
视频处理很多时候需要测试图像，Xilinx提供了这个测试图像生成器，可以生成一些常见的灰度条、彩条、黑白棋格等固定图案，也可以加上移动的前景变成动态视频。IP核使用了AXI4-Lite配置接口以及AXIS视频接口，整体并不复杂，我们直接看如何使用。
2024-07-29 15:51:20
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原创 Xilinx Video IP（四）Video Timing Controller的使用
VTC包含三个部分，时序检测、时序生成、中断控制器。时序检测或时序生成功能可以在不使用时禁用以节省资源。很多时候视频输入的时序是由产品方案决定的，甚至是写在技术协议中的，按照相应的时序做后续处理即可。但有时视频输入的时序是不确定的，或者需要支持两种或以上的时序，例如常规的720P、1080P，60FPS、50FPS、30FPS，时序检测功能可以帮助我们确定时序信息，方便我们后续的处理。时序生成功能并不复杂，几个计数器就能搞定。
2024-07-24 14:27:27
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原创 Xilinx Video IP（三）Video Timing Controller
Video Timing Controller主要有两个功能，检测时序和生成时序，生成IP时可以选择只使用其中任意一个功能或者两个功能都有。支持AXI4-Lite接口进行动态配置，也可以使用固定配置生成IP。在最新的v6.2中已经支持16384x16384，手册中这部分没有变更。支持16路帧同步信号输出，每帧输出一次高脉冲，持续一个时钟。输出时机可配置为第n行的第m个像素（包含消隐）。
2024-07-15 21:30:36
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原创 Xilinx Video IP（二）Video In to AXI4-Stream的使用
通常情况下，使用IP的顺序就是：创建和设置IP、连接输入输出、对IP进行配置（可选）。
2024-07-12 17:33:00
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原创 Xilinx Video IP（一）Video In to AXI4-Stream
之前我们在UG934中了解到了Xilinx关于视频处理系统的相关概念，想要开始搭建系统，还得了解一下每个涉及到的IP。
2024-07-11 17:37:36
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原创 Xilinx UG934——AXI4-Stream Video IP（一）
最近的项目中用到Xilinx FPGA做视频处理（主要是缩放和帧率转换），搜索一下官方资料，UG934算是一个总体介绍，学习一下。
2024-07-08 17:16:23
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