slyywd的博客

最近的项目中用到Xilinx FPGA做视频处理（主要是缩放和帧率转换），搜索一下官方资料，UG934算是一个总体介绍，学习一下。

在第一部分已经完成系统概况和相关IP的大致了解，继续学习如何使用。

之前我们在UG934中了解到了Xilinx关于视频处理系统的相关概念，想要开始搭建系统，还得了解一下每个涉及到的IP。

通常情况下，使用IP的顺序就是：创建和设置IP、连接输入输出、对IP进行配置（可选）。

Video Timing Controller主要有两个功能，检测时序和生成时序，生成IP时可以选择只使用其中任意一个功能或者两个功能都有。支持AXI4-Lite接口进行动态配置，也可以使用固定配置生成IP。在最新的v6.2中已经支持16384x16384，手册中这部分没有变更。支持16路帧同步信号输出，每帧输出一次高脉冲，持续一个时钟。输出时机可配置为第n行的第m个像素（包含消隐）。

VTC包含三个部分，时序检测、时序生成、中断控制器。时序检测或时序生成功能可以在不使用时禁用以节省资源。很多时候视频输入的时序是由产品方案决定的，甚至是写在技术协议中的，按照相应的时序做后续处理即可。但有时视频输入的时序是不确定的，或者需要支持两种或以上的时序，例如常规的720P、1080P，60FPS、50FPS、30FPS，时序检测功能可以帮助我们确定时序信息，方便我们后续的处理。时序生成功能并不复杂，几个计数器就能搞定。

视频处理很多时候需要测试图像，Xilinx提供了这个测试图像生成器，可以生成一些常见的灰度条、彩条、黑白棋格等固定图案，也可以加上移动的前景变成动态视频。IP核使用了AXI4-Lite配置接口以及AXIS视频接口，整体并不复杂，我们直接看如何使用。

在Xilinx FPGA内部，我们使用AXIS进行视频流的传输和处理，当我们需要将AXIS视频流转换为常见的同步信号加视频数据格式时会用到AXI4-Stream to Video Out。通常会结合VTC提供的时序信号使用。此IP核支持两种时序模式，从时序模式下IP核会通过控制VTC的时钟使能信号来控制VTC核AXIS间的相位，达到低延迟的效果。主时序模式时，输入时序不受IP核控制。通常使用从时序模式，这种情况下的延时低、使用的缓存小。