【Verilog】运算前的位宽扩展

发现问题

在进行模块的参数化配置时，需要用到可变位宽的输入。在对输入进行全1判定时采用了取反与0比较的方式，结果判定不相等。

module top (
    ...
	input [7:0] i_data,
    ...
);
assign if_i_data_neg_equals_zero = (~i_data == 0);

分析问题

Verilog中进行二元运算之前，需要转换为相同的数据类型，通常是“向上”转换。此处0默认为int32类型，i_data被转换为32位位宽，通常在左侧补0。示例中i_data被转换为32‘h0000_00FF，取反后为32'hFFFF_FF00，与32‘h0不相等。

验证问题

限定数据0的位宽为8’h0，表达式相等；

扩展数据i_data为32位，表达式相等；

解决方法

1.在不改变位宽的情况下将输入取反，再与0比较

		
wire [7:0] i_data_neg;

assign i_data_neg = ~i_data;

assign if_i_data_neg_equals_zero = (i_data_neg == 0);

2.用按位与&取代上述判定

assign if_i_data_neg_equals_zero = &i_data;