sinat_29862967的博客

FPGA电路逻辑的Verilog HDL编程方式设计与验证 上一篇是讲述了原理图的设计方式，这次使用Verilog HDL编程的方式进行设计和验证， 在EDA工具中重新应用一次。 实验1：拼接 4-16译码器实验2A ： 设计M=12的计数器实验2B ： 设计M=20的计数器0-9往复的计数器实验1：拼接 4-16译码器Verilog HDL设计4-16译码器：module text_4

FPGA电路逻辑的原理图方式设计与验证 >指导老师：杜WT学过数字电路课程，通过FPGA的EDA设计流程， 在FPGA的设计工具中， 使用原理图的方式， 在EDA工具中重新应用一次。 本实验使用两种常用的74系列集成电路， 分别是 74138 译码器，以及74161 计数器 作为入门的实验芯片：实验1：拼接 4-16译码器实验2A ： 设计

Verilog HDL 有限状态机的设计 有限状态机根据输出逻辑的不同可以分为Mealy状态机和Moore状态机，两者设计方法基本一致，唯一不同的是输出结果是否取决于输入信号。 Mealy 状态机：输出结果不仅取决于当前状态，还与输入信号有关； Moore 状态机：输出结果只取决于系统当前状态。

FPGA设计时间基准电路和带使能的多周期计数器 • 设计时间基准电路和带使能的多周期计数器 • 时间基准电路生成同步时间基准信号 • 多周期计数器对时间基准信号进行计数 • 本质上是一个两级计数器级联的的电路结构 ——>第一级计数器生成时间基准信号 ——>第二级计数器用时间基准信号作为计数使能整个设计的原理图前面对系统时钟50Mhz进行分频的时间基

FPGA基础实验“点亮LED“ 进行FPGA 入门，先了解实验 项目创建、编译和下载的基础步骤 注：本系列实验使用的都是Altera-DE0开发板新建一个工程，命名为“LED”。 添加一个BDF文件 在文件中放入输入输出端口 对输入输出端口重命名，然后连线，并配置相应的芯片硬件管脚 保存编译，并下载 下载配置：连接下载串口线，打开开发板电源，点击Quartus下载按钮（会弹出

FPGA基础实验“使用LED验证译码器逻辑“ 1、验证2-4译码器 2、验证3-8译码器 3、验证7段译码器，使用4位输入控制数码管0-F显示1、验证2-4译码器创建工程，添加BDF文件，再添加Verilog文件并编写2-4译码器例化程序。module led2_4(IN, Q); input IN; output Q; wire [1:0] IN;

FPGA计数器设计、波形仿真、SignalTap调试 实验一：设计一个0-17的计数器，当计数值为17的时候，OV输出1，其他输出0，注意设定合理的信号位宽 实验二：针对以上计数器，修改输出逻辑，当计数值为0-8时，OV输出0,9-17时OV输出1 实验三：对实验二用SignalTap验证实验一： 1、计数器模块例化程序（Verilog HDL）：module count

FPGA基础实验：多周期移位寄存器 添加时间基准电路、带使能的多周期移位寄存器。对下面两个代码进行器件例化：////////// 时间基准计数器 /////////////module cnt_sync( CLK , // clock CNTVAL, // counter value OV ); // overflow inp

FPGA基础实验：时间基准电路和带使能的多周期计数器时间基准电路例化程序：module cnt_sync( CLK , // clock CNTVAL, // counter value OV ); // overflowinput CLK;output [32-1:0] CNTVAL;output OV;parameter MAX_VAL = 25_000

FPGA基础实验：秒表（计时器） 本实验是通过时间基准、带使能计数器、两个8段数码管，三个电路模块进行设计。时间基准点路和带使能的计数器在上一个实验已经介绍过了。这里我们主要介绍按键输入的控制电路设计，以及两个数码管显示。 首先我们看简单的：两个数码管显示reg[7:0] count; //为计时值 //数码管显示 always@( count ) b

FPGA基础实验：用计数器生成地址、读取ROM数据产生信号波形（直接数字频率合成DDS）一、带可变增量的计数器 对于计数器的设计参考前面几个实验的设计思路。在本实验中，主要是通过计数器以不同的增量进行计数，用来读取ROM中以计数值为地址对应的存储数据。另外，对本计数器添加了能通过输入来控制计数增量的设计。电路例化程序如下：////////// 带计数增量输入的计数器 ////////////

NO.1： Verilog 中 defparam 的语法说明今天看程序时忽然出现这样一个东西：defparam parameter是一个模块中，常量的声明defparam是对已经声明的模块常量，在例化的时候对这个常量的数值进行修改定义方式如下： defparam ParameterName = Constant Expression参考程序如下： al...

概述一般串口通信必须有三条主要的数据线：时钟线（传输所需要的时钟信号）、数据线（用于发送或读取数据，有时是两条单独的线）、控制线（用于传输控制信号或数据信息，有时与数据线一体，控制信息包含在数据帧里面）波特率这是用来定义传输数据速率的一个参数，波特率（Baud）表示每秒传输串行数据的位数（bit数）。单位：b / s （位 / 秒，也可写成 bps）。 一般采用标准的波特率系列：...

数字下变频（DDC）DDC的主要目的是经过数字混频将AD采集的中频（IF）数字信号频谱下变频到基带信号，然后完成抽取滤波恢复原始信号，数字下变频时采用数字信号技术来实现下变频的，它包含数字滤波、正交变换、采样、抽取等算法。主要的电路模块由四部分组成：数控振荡、数字混频、采样抽取、数字滤波。数字上变频（DUC）数字上变频DUC(Digital Up Converter)，无线电发射链...

转： http://bbs.elecfans.com/jishu_509022_1_1.html

Quartus II分配FPGA管脚方法1、直接配置对应操作也是我们大家最熟悉的：Assignments --> Pin Planner或者使用快捷方式 ： Ctral + Shift + N2、qsf文件配置全称是Quartus Settings File。包含了一个Quartus工程的所有约束，包括工程信息、器件信息、引脚约束、编译约束和用于Classic TimingAn...