Qsys学习笔记1

今天是学习FPGA的第一天，按照书上的步骤，一步一步来，现在记录所遇到的问题：

1.编译的时候遇到了“top level design entity " " is undefined”错误，这个问题最后发现是配置中top level写的与实际要编译的不一样所导致。都是不熟悉基本功不扎实惹得祸啊。不过，要是完全按照书上的来命名的话就比较无聊了，稍微改改还是挺有意思的。

源代码：

module ledflow(
                    clk,rst_n,
                    led);
input clk;
input rst_n;
output [7:0] led;

reg [7:0] led;
reg [24:0] reg_r;

initial
led=8'b00000001;
always @(posedge clk or negedge rst_n)
    if(!rst_n)
    reg_r<=25'h0000000;
    else reg_r<=reg_r+1'b1;
    
always @(posedge clk or negedge rst_n)
    if(!rst_n) led<=8'b00000001;
   else if(reg_r==25'h1ffffff)led <={led[6:0],led[7]};
    
endmodule

测试代码：

`timescale 1 ns/ 1 ps
module ledflow_vlg_tst();
reg clk;
reg rst_n;                                              
wire [7:0]  led;
                         
ledflow i1 (  
    .clk(clk),
    .led(led),
    .rst_n(rst_n)
);
initial                                                
begin
     clk=0;
      forever #1 clk =~clk;
                     
end                           
initial                  
begin
     rst_n = 0;
     #1000;
      rst_n = 1;
      #5000;
      $stop;                                               
                                        
end                                                    
endmodule

//以上都是按照书上来写上去的，但就是无法仿真出和书上一样的结果....