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VS Code安装目录/Code.exe -g [file name]:[line number]查看VS code的安装路径时，简单的方法就是直接查看VS code快捷方式的属性，在“目标”这一项就可以看到并复制。

官方的指导说明：https://wiki.analog.com/resources/eval/user-guides/ad-fmcomms3-ebz下载HDL_MASTER后 编译工程。https://wiki.analog.com/resources/fpga/docs/build#windows_environment_setup其中，在配置好环境后，执行make步骤时，出现错误，版本不对：ERROR: vivado version mismatch; expected 2020.

1 手动使用 convert programming file 工具配置后生成step 1： 点击Quartus II 界面左上角 File菜单s't

显示函数：$display([ mcd, ] "text", signal, signal, ...);$write( [ mcd, ] "text", signal, signal, ...);$strobe( [ mcd, ] "text", signal, signal, ...);$monitor( [ mcd, ] "text", signal, signal, ...); %b or %B Binary format ...

在使用QSPI做上电配置FPGA的时候，发现启动时间要很久，大约25秒左右。查了一下工程的配置，发现配置时钟只设置了3MHz。然后将其修改为66MHz后速度就快了很多。修改方式有两种，1、直接在设置里修改，需要想打开implement design然后进入工程的setting里的bitstream选项2、直接在约束文件内添加set_property BITSTREAM.CONFIG.CONFIGRATE 66 [current_design]里面的66就是66MHz的意思。...

最近需要使用artix7系列需要调节输入的延时，因此使用IDELAY，参考UG471（v1.10）。根据第120页的显示：IDELAY_TYPE设置为FIXED，延时几个tap根据IDELAY_VALUE来进行设定，这是最简单的设定方法。IDELAY_TYPE设置为VARIABLE、VAR_LOAD或者VAR_LOAD_PIPE则根据表2-6和2-7设置CE、INC值。200MHz参考时钟时，IDELAY_TYPE=FIXED，IDELAY_VALUE=0时，仿真可以看到大概延时0.6.

vivado 多线程设置：设置多线程的命令为： set_param general.maxThreads 8vivado2017.4里测试下来最多只能8个，但是到了2018.3 我测试下来可以设置成16，32 貌似没限制。读取当前线程数的命令： 为get_param general.maxThreads...

因为项目需要，需要在配置的flash芯片中，放入自己需要的数据，这个时候需要使用STARTUPE2原语。对于此原语，具体参考UG470。另外参考https://forums.xilinx.com/t5/Other-FPGA-Architecture/STARTUPE2-use-case-examples/td-p/770767以及 https://blog.youkuaiyun.com/ji...

系统：win10 x64VS版本：VS2013在新建的MFC工程里打开工程属性,将常规->MFC的使用修改为“在共享DLL中使用MFC”； 配置头文件、库文件目录等，在VC++目录下“包含目录里”加入C:\WinDriver\include; （这在我的WINDRIVER安装目录下，具体要修改），库目录下增加C:\WinDriver\lib\amd64； 在“链接器”...

自白：经过十多天的摸索学习，终于将zc702启动了起来：目标：在zc702上正常运行linux系统1 需要使用的文件rootfs–linaro ubuntusystem.bit–ADI fpga referenceBOOT.BIN–(由system.bit、fsbl、uboot.elf组成)ubootuImage 初始遇到的问题： 开始选择xilinx的petalinux，但是open

对zc702的custom AXI-IP的实验

不会写makefile,但是，Xilinx已经写好了makefile文件，

今天是第三天，继续学习中，再QuartusII中和仿真工具不一样，所以就出现以下错误：Can't resolve multiple constant drivers寻寻觅觅有找到了答案：“信号不能在多个并发进程中赋值”这是个代码的可综合方面的要求，也就是说一般综合工具会对此报错的，但从仿真角度上说是没有问题的，除非多个赋值造成冲突导致仿真无法继续，model

今天开始第四天的学习，按照书上的章节，终于看到了Qsys的影子。到Altera公司的网页上下载了书上所说的Qsys例程，这个压缩包里有三种工程（貌似）针对的是3类的FPGA，我选arria_II的工程，不知道可不可以再按照书上的来，所以为了保险起见，我还是选书上的cyclone的吧。。。首先学习的是创建数据模式生成器，额，一步一步按照书上的步骤，毫无压力，不过我不明白这个数

今天接着做数据模式检查系统，这个数据模式检查系统，按书上的讲法：数据模式检查器系统从SDRAM中读取序列数据发送到模式检查器中，将该模式序列与数据模式生成器的模式序列进行对比验证。大概就是这么多吧。按照步骤下来之后没什么问题，不过最后有个warning：Warning: System: The selected device family Cyclone IV GX does no

ERROR:[NgdBuild 604] logical block 'system_i/chipscope_axi_monitor_0/chipscope_axi_monitor_0/U_ILA' with type 'chipscope_axi_monitor_0' could not be resolved. A pin name misspelling can cause this

安装了VIVADO 2013.2和ISE14.6 在使用VIVADO时在仿真或生成IPcore需要调用ISE工具时找不到ISE相关工具，解决方法如下：1. Open C:\Xilinx\Vivado\2013.2\bin\vivado.bat in your favorite text editor2. Add the following line to the top of vi

经过十多天的摸索学习，终于将zc702去

下载了xapp1167参考设计，准备继续将Opencv加速运行，之前的

折腾了两天，总算是能够export to sdk 了。在xilinx 论坛了看了一圈，有个伙计没办法是只能用planAhead去export，搞的很麻烦啊。我感觉是是Vivado安装后环境变量没弄好。我装好之后直接使用图标打开的Vivado，然后就各种找不到xsdk，google上说需要重新装一遍，但是我明明已经装好了，SDK的路径都在那里，怎么就找不到呢，都怪自己linux基础不好啊，最后想到可

继续使用Zynq做图像处理识别的开发，这几天刚装了系统:Ubuntu12.04 32位的，Xilinx官网上貌似是没有支持Ubuntu，不过没事，然后在Xilinx Wiki上搞一下怎么配置开发环境，又装QEMU又装Petalinux的SDk，不过貌似暂时还不需要这个SDK，直接下个编译好的版本就好了。装QEMU的时候需要装一些支持包，然后就可以make了，全程按照文档就可以，没什么问题。然后主要

今天是学习Qsys的第二天昨天的问题还没有解决，还是无法仿真，可能是程序的问题也可能是软件的问题，找个例程试试网上看了一下其他人的程序，感觉这个程序没什么问题，可能主要还是有一个判断没有进去，通过步进来验证，即使将reg_r设为25‘0000002都没法进去，调整程序为：  else if(reg_r==25'h0ffffff)       begin