Sep_Young的博客

实验1：拼接 4-16译码器3-8译码器管脚及真值表设计要求：利用两片3-8译码器拼接成4-16译码器原理图 注：当输入D=0时，第一片3-8译码器工作，第二片禁止；当D=1时，第一片3-8译码器禁止，第二片工作。仿真波形 注：通过波形可看出输出信号的毛刺，说明存在组合逻辑的竞争与冒险。实验2A ： 设计M=12的计数器161计数器管脚及真值表 设计要求：利用161计数器芯片，设

实验1：设计4-16译码器方法一：行为描述方式——使用CASE语句1.代码module decoder4_16A(out,in); output[15:0] out; input[3:0] in; reg[15:0] out;//out为16位寄存器 always @(in) //循环输入 begin case(in)

FPGA计数器、波形仿真、SignalTap实验一：设计一个0-17的计数器，当计数值为17的时候，OV输出1，其他输出0，注意设定合理的信号位宽。1、 例化的子模块代码module cnt_0to17( CLK , // clock CNTVAL, // counter value OV ); // overflowinput CLK;output [4:0

FPGA 实验 项目创建、编译和下载实验一：用1个拨码开关控制所有的LED灯亮灭DE0手册中的管脚对应 原理图RTL视图 &结果显示 FPGA 实验 译码器组合逻辑实验一：2个2-4译码器模块，分别控制对应组的LED设计要求：放置2个2-4译码器模块，则总共2组SW，2组LED每组2个SW分别控制其对应的4个LED组。例化的子模块代码module decoder2_4(out,in);

说明：实验一：设计时间基准电路和带使能的多周期计数器，要求后级计数器的计数范围改为0-15，再将计数器的0-15计数值经过译码，在DE0 的 HEX LED上显示成0-9-A-F的十六 进制数1、 例化的子模块代码// 时间基准计数器 module cnt_sync( CLK , // clock CNTVAL, // counter value OV ); /

设计时间基准电路和带使能的多周期移位寄存器， 要求电路工作在50MHz,在每个时间基准信号有效的时钟周期, –把一个拨码开关的状态值移位输入到寄存器的最低位 –顺序移动移位寄存器的值 –寄存器的每个比特送至一个LED灯上显示 –SW0仍然是移位寄存器组的输入 –使用SW1开关，控制移位寄存的方向1、 例化的子模块代码// 串入并出移位寄存器 module shift_reg_SI

设计直接数字频率合成（DDS） 要求： –用计数器生成地址、读取ROM数据 –理解二进制补码和无符号数 –修改计数增量值，观察波形变化，思考输出频率 和计数器增量值的关系。原参考设计： 1、 例化的子模块代码// 带计数增量输入的计数器 //module cnt_incr( CLK , // clock INCR , // counter increase v