FPGA实验6：计数器、ROM和DDS

最新推荐文章于 2024-01-20 15:15:30 发布

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本文介绍了一个FPGA实验，涉及直接数字频率合成（DDS）的设计，包括使用计数器生成ROM地址，理解二进制补码和无符号数。通过调整计数器增量值，探讨了输出频率与计数器增量的关系，如计数增量为1、2、4时对应的正弦波频率分别为0.39 MHz, 0.78 MHz, 1.5625 MHz。讨论了正弦波频率与计数器增量的线性关系，并提出了降低频率的方法。此外，实验还涉及DDS与电路时钟频率、计数器增量和数据位宽的数学关系。" 43370249,2652675,单点登录常见错误及解决方案,"['身份验证', '网络安全', 'Java', '数据库管理', '服务器配置']

设计直接数字频率合成（DDS）
要求：
–用计数器生成地址、读取ROM数据
–理解二进制补码和无符号数
–修改计数增量值，观察波形变化，思考输出频率
和计数器增量值的关系。

原参考设计：
1、例化的子模块代码

// 带计数增量输入的计数器  //
module cnt_incr(
  CLK   ,   // clock
  INCR  ,   // counter increase value 
  CNTVAL);  // counter value
input CLK;
input  [7-1:0] INCR;
output [7-1:0] CNTVAL;

reg [7-1:0] CNTVAL;

always @ (posedge CLK) begin
  CNTVAL <=