- 博客(26)
- 资源 (1)
- 收藏
- 关注
RSS订阅原创 高速系统设计简介
1993 年，对于所有的电子工程师来讲，应该是另外一个值得纪念的时代。1991 年，Intel 公司联合多家公司成立了 PCISIG 协会，致力于促进 PCI 局部总线工业标准的建立和发展。1992 年，PCISIG 发布了 PCI 局部总线规范 1.0 版，1993 年发布了 PCI 局部总线规范 2.0 版。
2025-04-19 20:57:23
1240
原创 高速电路中的电感、磁珠的选型及应用
某PHY芯片的核心电压1.5V，要求从本芯片的I/O接口电源2.5V产生。如图2.22所示，PHY芯片通过CONTROL引脚控制外部PNP型管的通断，以产生1.5V电源。测试中发现，在1.5V电源上存在160mV纹波。根据芯片厂家的信息，该芯片已应用在许多成功的设计上，从而可以排除PHY芯片本身故障的可能。与厂家确认，PHY工作时，外部晶体管转换频率在1100MHz频段内。
2025-04-16 19:33:45
1242
原创 高速电路中的电阻、电容的选型及应用
如果说芯片是电路的骨架，那么电阻就是在芯片之间起连接作用的关节。电阻的阻值、布放位置等，对设计的成功起着至关重要的作用。某产品由业务板和主控板构成。业务板上电源监控芯片的告警信号通过背板，输送到主控板，经主控板上逻辑芯片74LVTH16244处理后连接到主控板上CPU的中断信号。功能测试发现，强制将业务板被监控的一路电源拉地，CPU中断信号却不被使能。该部分电路如下图所示。考虑到单板的热插拔要求，信号和背板连接器之间都串有电阻。R1=1kΩ（kΩ：千欧姆），R2=100Ω（Ω：欧姆），R3=1kΩ。
2025-04-14 22:00:07
1265
原创 高速电路设计概述
这一部分的选型，涉及本书第2、4章的相关内容。第二，原理图是电子设计工程师与PCB设计工程师沟通的重要工具，当单板复杂到一定程度时，电子设计工程师不可能通过语言将所有PCB设计时需注意的细节都告知PCB设计工程师，例如，PCB设计工程师从原理图获得网络连接关系（简称网表），虽然知道各器件的连接关系，但却无法获得器件摆放位置等信息，在这种情况下，原理图的设计将成为重要的工具，一方面使PCB设计工程师对设计的要求一目了然，另一方面也能对电子设计工程师起到提醒作用，避免在设计、测试时遗忘某些关键细节。
2025-04-11 19:20:28
1100
原创 高速电路 PCB 设计要点三
TVS管、压敏电阻、气体放电管三者的特性总结如下。响应速度：由高到低分别是TVS管、压敏电阻、气体放电管。通流能力：由高到低分别是气体放电管、TVS管、压敏电阻。寄生电容：由高到低分别是压敏电阻、TVS管、气体放电管。反向漏电流：由高到低分别是压敏电阻、TVS管、气体放电管。若结合三者同时实现对后级电路的保护，应遵循以下原则：原则一，使响应速度最快的TVS管最靠近被保护的器件，而通流能力较强的气体放电管和压敏电阻则放置在接口的前端。
2025-04-07 19:52:32
1313
原创 高速电路 PCB 设计要点二
在高速设计中，器件的低电压、高电流成为一种趋势。定义电源平面的目标阻抗为：式中 ΔV——纹波电压的波动范围；ΔI——动态电流的波动范围。电源完整性设计的目标就是使单板上各处电源与地平面之间的阻抗低于目标阻抗Zo，因此，如何控制电源与地平面之间的阻抗，是电源完整性设计的关键。
2025-04-05 19:31:25
1174
原创 高速电路 PCB 设计要点一
随着电子技术的发展，电路的规模越来越大，单个器件集成的功能越来越多，速率越来越高，而器件的尺寸越来越小。由于器件尺寸的减小，器件引脚信号变化沿的速率变得越来越高，以致 SI（Signal Integrity，信号完整性）问题成为高速电路设计中必须面对的主要问题。一般而言，SI 与以下几个因素有关：反射、串扰、辐射、反射是由信号传输路径上的阻抗不连续造成的；串扰与信号的间距有关；而辐射则与高速器件自身以及 PCB 设计均有关。以下将分几点探讨如何保证高速电路设计的信号完整性。信号的阻抗匹配是影响信号完整性最主
2025-04-03 20:07:32
1248
原创 高速电路中的PCB及其完整性设计
在高速电路设计中，原理图设计的完成仅只是成功设计的一小部分，随着设计频率的提高，PCB 设计中信号完整性、电源完整性、EMC、防护等对成功设计的重要性越来越高。本章标题的“完整性”不仅包括信号完整性、电源完整性，还包括 EMC、防护、热设计、结构、易测性等与 PCB 设计相关的内容，本章将基于这些要点，重点讨论如何成功地进行高速电路中的 PCB 设计。
2025-04-02 19:46:24
1191
原创 高速电路中的存储器应用与设计五
各 I²C 操作之间以“起始位”和“停止位”作为间隔，如下图所示。当 SCL 处于高电平时，SDA 的下降沿表示起始位，上升沿表示停止位。当 SCL 处于低电平时，SDA 的变化沿表示有效的地址或数据。起始位之后，控制器发出待操作的从设备地址，以 A2:0=001 的 AT24C02 为例，SDA 信号线上的地址信息为 10100001，最末一个“0”表示此次操作为写。接到控制器发出的设备地址后，作为从设备的 AT24C02 返回一个响应，即 ACK 位；
2025-03-31 20:13:03
964
原创 高速电路中的存储器应用与设计四
ZBT SRAM指零总线翻转（Zero Bus Turnaround）SRAM。对普通SRAM而言，由于读操作和写操作的驱动不同，当出现类似写—读—写这样的操作时，相邻操作之间需插入一个空闲周期以便切换驱动方。在读写操作切换频繁的应用中，这种空闲周期将严重影响存储性能。为此，ZBT SRAM得以诞生，顾名思义，对ZBT SRAM，在读写操作之间不存在空闲周期，即读写操作可无缝连接，从而提高了存储性能。
2025-03-29 20:13:47
809
原创 高速电路中的存储器应用与设计三
与 SDRAM 类似，DDR2 SDRAM 也是通过 BANK 地址、ROW（行地址）和 COLUMN（列地址）三者结合来实现寻址。每一次对 DDR2 SDRAM 的操作，都以 ACT 命令（通过有效 RAS#信号实现）开始，发出该命令的同时，在地址信号线上发出本次操作的 BANK 和行地址，等待 tRCD 时间后，发起 READ 或 AUTO PRECHARGE 命令（图 7.39 的 RD AP 命令，通过有效 CAS#信号实现），该命令的作用是发出读指令，同时通过地址信号线发出本次操作的列地址。
2025-03-28 20:37:57
1236
原创 高速电路中的存储器应用与设计一
因此不利于系统的整体性能的提升。如下图所示，利用CAS#和WE#组成的特征模式触发操作，需注意，读操作时，CAS#低电平有效后，需等待一个CL延时（CL=2），才能捕捉到数据信号DQ。• 在Input Threshold（输入门限阈值）处，设定各个通道的触发条件及逻辑电平阈值，如写操作，Ch1（通道1）为CLK，Ch2为CAS#，Ch3为WE#，Ch4为DQ，则可设定触发条件为Ch2和Ch3为逻辑0，用“L”表示，不要求Ch1和Ch4的逻辑状态，用“X”表示，逻辑阈值设置为LVTTL的中间电平1.5V。
2025-03-26 22:03:40
1086
原创 高度电路中时序设计之二
对共同时钟系统而言，左边各参数均为正数（也有少数器件的TCO(max)参数为负数），因此其最高时钟频率Fmax存在上限值，而系统性能在很大程度上取决于时钟频率，为提高系统性能，只能减小器件的TCO(max)、TSU(min)参数，缩短信号走线长度，提高设计的信号完整性，而这些措施都将增加系统的成本。与源同步系统的区别在于，在某一特定时刻，共同时钟系统发送端和接收端的时钟沿是同步的，时序计算中无需考虑 CLK 信号的走线延时，即，式(5.6)和式(5.7)中，\(T{\text{HD}}\)参数值为 0。
2025-03-25 20:37:03
837
原创 高速电路中的时序设计
为了实现接收端时钟对数据的可靠采样，应调整CLK和DATA的走线长度，有两种方法可利用：其一是使Tflight-data>Tflight-clk，即DATA信号相对CLK信号延时，对DATA1而言，在接收端，其采样参考沿为CLK2（CLK2比CLK1延时一个周期），其二是使Tflight-data<Tflight-clk，即CLK信号相对DATA信号进行延时，对DATA1而言，在接收端，其采样参考沿仍然为CLK1。可以看出，器件的建立时间和保持时间的要求，正是为了保证时钟的采样点远离数据的变化沿。
2025-03-24 20:43:07
1227
原创 高速电路设计之电源分类及其应用要点
电源设计是电路设计中较复杂的一部分，常见的电源电路有整流、斩波、变频、逆变等几种类型。 整流是指将交流电转换为直流电的过程，常见的AC/DC电源器件即属于整流类型。 斩波是指将某一电平的直流电转换为另一电平的直流电的过程，是高速电路设计中最常见的类型，后续章节将详细介绍的DC/DC电路即属于斩波类型。 变频是指将某一频率下的交流电转换为另一频率交流电的过程。变频设计一般应用于工业用电中，其作用是节能、调速。 逆变是指将直流电转换为交流电的过程，如将12V或24V的直流电转换为220V/50Hz
2025-03-23 21:18:51
1234
原创 高速电路之时钟设计
如下图所示，IC1 和 IC2 之间通过双向数据总线相连，数据采样时钟分别来自同一片 CY2305 驱动输出的 CLK1 和 CLK2，IC1 和 IC2 的时钟引脚具有相同的引脚容性，为方便时序计算，在 PCB 上，CLK1 和 CLK2 走线长度相等，即使这样，也不能认为 CLK1 和 CLK2 能同时到达 IC1 和 IC2，因为 CY2305 各输出端之间存在偏移，该偏移量必须在时序裕量的计算中被减去。在双边沿采样的设计中，时序计算中的周期应采用位周期，而不是时钟周期的一半。锁相环框图如下图所示。
2025-03-20 18:24:54
1029
原创 高速电路之时钟电路设计
针对此问题，测量 CLK信号，发现上电完成后，晶振不能立即输出符合电平和频率要求的时钟信号，而是需要一定时间，才能输出稳定的时钟信号。白天的测试从不丢包，分析温度循环曲线图可知，白天的测试包括常温和低温两种情况，在测试中，只有以太网设备被放置在温箱中，而SmartBits一直工作在室温环境，在低温-5℃下测量OSC2的频率为25.000300MHz，即25MHz（误差+12ppm)，高于OSC1室温下的频率25MHz（误差+2ppm），因此，在低温下，以太网设备同样有能力将SmartBits发。
2025-03-19 21:35:16
1039
原创 高速电路中的复位设计
1.复位电路设计复位电路对确保高速电路的可靠运行起着重要的作用。数字电路只有“0”和“1”两个状态，在电路刚上电或电路工作不稳定时，数字电路的输出状态是不确定的，这时需要给电路一个激励，使电路进入一个预先设定好的已知状态。因此，复位电路的作用就是监控电路，并在需要的时候发出这样的激励。 与复位电路相关的经典案例【案例1】主控板无法通过PCI-X总线查询到接口板某产品主控板和接口板之间通过跨越背板的PCI-X总线相连，CPU、存储器、PCI-X桥片等位于主控板上，接口板上采用某PHY芯片，实现PCI
2025-03-18 19:06:24
887
原创 高速逻辑电平的互连及其应用要点
有时电阻网络需同时满足共模偏置电平和线路阻抗的要求，以至于电阻取值较小，电阻网络的功耗较大，此时可以采用在 LVDS-LVPECL直流耦合中提到的方法，通过在差分对信号线之间增加一个阻值较小的并联电阻，以增大电阻网络的电阻阻值，从而达到减小功耗的目的。为减小在电阻网络上的功耗，可在差分对信号线上，靠近接收端增加一个100Ω并联电阻，由该电阻满足第二个要求，而R1和R2仅需满足要求（1）即可，从而增大了：R1和R2的阻值，减小了在电阻网络上的功耗。当输出摆幅小于输入摆幅的电平要求时，不能实现互连；
2025-03-17 20:58:57
789
原创 高速逻辑电平的比较
一方面，由于CML和LVPECL内部的三极管工作于非饱和态，逻辑状态翻转速率高，能支持极高的数据速率。另一方面，LVDS输入差分对摆幅 VD较小，仅100mV，噪声容限较小，无法支持极高速的速率，而CML和LVPECL的Vm相对较大,使得噪声容限增大，有利于高速传输。LVDS差分对摆幅最小，因此功耗也最小，在工作速率相同的条件下，功耗尚不及LVPECL的三分之一；LVPECL和CML的差分对摆幅相对较大，且内部三极管工作于非饱和态，功耗较大，基于结构上的差异，CML的功耗稍低于LVPECL。
2025-03-16 16:22:05
391
原创 CML逻辑电平介绍及其应用要点
CML和LVPECL 支持的数据速率都高达10Gbps，但 LVPECL对外部端接电路有较多的要求应用上较为不便，且在功耗上，CML 也低于 LVPECL，因此，极高速信号往往采用匹配方式简单的CML电平；而LVPECL的优势是输出端采用射极输出器，输出阻抗小，驱动能力更强，且·LVPECL的抗抖动能力相对也较强，因此板内高速数据信号、有精度和抖动要求的高速时钟信号往往采用LVPECL电平。CML的输入端由射极输出器构成，具有输入阻抗大的特点，其输入结构如下图所示。其中Vs指输入信号的电平范。
2025-03-15 19:16:33
522
原创 LVPECL逻辑电平介绍及其应用要点
LVPECL的输出端需偏置到Vcc-2V，输入端需偏置到Vcc-1.3V，为减少电源种类，设计中往往通过分压电阻实现不同的偏置要求，以至于与LVDS、CML相比，LVPECL的外部电路显得尤为复杂。ECL指发射极耦合逻辑（Emitter Coupled Logic），与TTL相同，ECL的主体结构由三极管构成，不同的是，ECL内部的三极管工作于非饱和状态（即截止或放大状态），符合高速信号逻辑状态迅速变化的要求，极适宜于高速应用。从这点上来说，ECL速率的提升是以功耗的增大为代价的。
2025-03-14 20:15:49
870
原创 LVDS逻辑电平介绍及其应用要点
1.LVDS介绍LVDS(Low-Voltage Differential Signaling）指低压差分信号，是美国国家半导体公(National Instruments）提出的高速信号电平模式，其支持的最高速率为3.125Gbps，一般应用于点到点的场合。LVDS的应用场合有很多，如并行高速总线SPI4.2的1/O接口电平即为LVDS，其结构如图所示。在发送方，由3.5mA 电流源提供驱动，在接收方，通过100电阻形成350mV的电压摆幅。
2025-03-13 19:52:00
911
原创 高速电路设计篇之高速逻辑电平应用
1.TTL与CMOS电平不适于高速应用的原因TTL电平和CMOS电平不适宜于高速应用，这有以下几方面的原因。（1）电平幅度较大，即便是低电平版本，摆幅也达到了3.3V或2.5V，因此信号变化沿所耗费的时间较长，不适于传输频率达到200MHz以上的信号。（2）输出信号为单端，在传输路径上易受到干扰，不利于远距离的传输。（3）功耗较大。器件功耗分为静态功耗和动态功耗，TTL器件的静态功耗较大，即便是静态功耗较小的CMOS器件，由于电平摆幅宽，其动态功耗也偏大。2.高速电平的优势。
2025-03-12 20:10:44
937
1
空空如也
TA创建的收藏夹 TA关注的收藏夹
TA关注的人