DRC错误： package to package spacing

最新推荐文章于 2022-11-25 10:10:41 发布
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本文介绍了一种常见的PCB设计中的DRC错误——packagetopackagespacing，并提供了具体的解决方法。该错误通常出现在元件间距不符合设定约束条件时，通过调整设置可以轻松解决。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

package to package spacing DRC错误：

    错误显示：在DRC Report中或P-P中提示： package to package spacing ：required value：0mil；Actual Value：100mil。

    错误表示：元件到元件的距离不满足约束条件。实际上约束条件为0mil，本身就不对。实际影响不大，可以忽略。

    解决：可将此约束关闭：setup->constraint->mode->design mode(package)，点击OFF，关闭。



                

        

    

    
  



    



                



	

		

			

				
					
【Bootstrap Learning】-5 Spacing

				
			

			

				

					一叶君
				

				

					04-24
					
					314
					
				

			

		

		

			
				
1. 选择 Documentation -- 选择Utilities -- Spacing

2.margin和padding

  Wherepropertyis one of:

m- for classes that setmargin
	p- for classes that setpadding
 Wheresidesis one of:

t- ...

			
		

	



                

            
              



	

		

			

				
					
转：解决Cadence17.4 package to package spacing DRC error方法

					
最新发布

				
			

			

				

					pengfirefire的博客
				

				

					03-25
					
					1046
					
				

			

		

		

			
				
我用的Cadence17.4的版本，网上搜了一圈，都是说修改setup-constraints-mode里面的选型，找了一圈，界面都不一样，后面看了这个老哥的发文，翻到最下，按照他的方法顺利解决：链接：

			
		

	



              


  
              

                


	

		

			

				
					
浅谈Allegro进行DRC检查报错：Package to Package Spacing

					
热门推荐

				
			

			

				

					博乐Bar
				

				

					08-07
					
					2万+
					
				

			

		

		

			
				
Allegro设计PCB文件的时候，进行DRC检查，如果报错：Package to Package Spacing ，是否会影响实际使用，实践经验表明不影响。
1、该规则是软件进行元器件间距检查时候用到的，安全距离取得很大，对于开发PCB人员来说无需关心。
2、那么如何在布局的时候确定区间会不会堆叠干涉？
答案是：装配层与丝印层配合使用，在布局的时候建议开启装配层以及丝印层参考器件的安全间距

			
		

	





	

		

			

				
					
Package to Package Spacing 相关

				
			

			

				

					LYJ个人博客，记录技术、八卦、生活，分享各种心得，期待与朋友们一同进步
				

				

					05-29
					
					6359
					
				

			

		

		

			
				
取消Package to Package Spacing的DRC检测：setup -> constraint -> design constraints -> package to package ->off       ackage to Package Spacing如何设置安全距离：Constraint并不支持 Package to Package间距设置。EDA365"

			
		

	



		

			
		



	

		

			

				
					
allegro package to package spacing

				
			

			

				

					
				

				

					09-26
					
					1万+
					
				

			

		

		

			
				
板子布局和布线都完成了，DRC report时出现package to package spacing error，由于元件密度问题，元件放得比较近，但实际是没有影响的，于是关闭

package to package spacing 检查，设置 setup->constra

			
		

	





	

		

			

				
					
allegroDRC错误：Package to Room Spacing (-681.00 -410.00) 0 MIL 2015.57 MIL NONE DESIGN

				
			

			

				

					qq_45357499的博客
				

				

					11-25
					
					1056
					
				

			

		

		

			
				
使用allegro的时候出现很多如下DRC错误：Package to Room Spacing (-681.00 -410.00) 0 MIL 2015.57 MIL NONE DESIGN.....

			
		

	





	

		

			

				
					
package

				
			

			

				

					qq_23973805的博客
				

				

					01-19
					
					207
					
				

			

		

		

			
				

			
		

	





	

		

			

				
					
Allegro DRC 错误代码释义

				
			

			

				

					11-13
				

			

		

		

			
				
- **KC** - Package to Place Keep-in Spacing / Package to Place Keep-out Spacing：表示封装件与放置区域的 Keep-in 或 Keep-out 间距错误。 - **KL** - Line to Route Keep-in Spacing / Line to Route Keep-out...

			
		

	





	

		

			

				
					
ALLEGRO中常见的DRC错误代码意思.doc

				
			

			

				

					09-28
				

			

		

		

			
				
* Package to Place Keepout Spacing：元件在 Place Keepout 之 * KLLine to Route Keepin Spacing：走线在 Route Keepin 之外 * Line to Route Keepout Spacing：走线在 Route Keepout 之 * KSShape to Route Keep...

			
		

	





	

		

			

				
					
Allegro DRC错误代码详解：理解与解决关键

				
			

			

				

					
				

			

		

		

			
				
- CC表示PackagetoPackage（Package之间的Spacing错误），SymbolSoldermasktoSymbolSoldermask表示Soldermask零件阻焊层之间的Spacing错误。 - DF表示DifferentialPairLengthTolerance（差分对走线的长度误差过长）...

			
		

	





	

		

			

				
					
Allegro 172版DFM规则实战指南：DFA Package spacing的测试与验证技巧

				
			

			

				

					
				

			

		

		

			
				
本文详细探讨了Allegro PCB设计与DFM（设计可制造性分析）规则中的DFA（设计可装配性分析）Package spacing的各个方面。首先概述了Package spacing的重要性，其对PCB设计的影响，以及相关规则的基本知识。随后，重点...

			
		

	





	

		

			

				
					
Allegro172 DFM规则详解：DFA Package spacing设置指南

				
			

			

				

					
				

			

		

		

			
				
6. 设置完成后，Allegro会自动检查设计，对违反规则的区域进行DRC（设计规则检查）报警，以帮助设计师定位问题。  Allegro设计与分析软件是一款强大的PCB布局工具，包含了设计创作、库管理及设计数据管理等功能。它...

			
		

	





	

		

			

				
					
ALLEGRO使用（V16.2）-DRC错误代码对照

				
			

			

				

					周勇胜的Blog
				

				

					05-31
					
					1万+
					
				

			

		

		

			
				
<br /><br /><br />代码<br /><br />相关对象<br /><br />说明<br /><br />单一字符代码<br /><br />L<br />Line<br />走线<br /><br /><br />P<br />Pin<br />元件脚<br /><br /><br />V<br />Via<br />贯穿孔<br /><br /><br />K<br />Keep in/out<br />允许区域/禁止区域<br /><br /><br />C<br />Compone

			
		

	





	

		

			

				
					
allegro使用汇总

				
			

			

				

					羽渲专栏
				

				

					05-18
					
					1万+
					
				

			

		

		

			
				
1.如何在allegro中取消花焊盘(十字焊盘)


set up->design parameter ->
shape->edit global dynamic shape parameters->Thermal relief connects ->
Thru pins ,Smd pins -> full contact


2.allegro 中如何设置等长


setu

			
		

	





	

		

			

				
					
cadence allegro pcb规则设置

				
			

			

				

					师范大学生的博客
				

				

					03-01
					
					1万+
					
				

			

		

		

			
				
前言
  这一篇文章将遵循pcb设计的规则，记录规则设定的方法。
  此外，由于allegro对于新手学习特不友好，尤其是用惯了AD的用户，初次上手会有明显落差。因此本篇结束后我将暂时结束按照pcb设计流程来讲解操作的记录，转而去写一些更为基础但是在操作上影响深远的，比如快捷键设置这种。毕竟本人也是初学，在第一次设计中遇到了数不清的困难，还需要从头系统性地捋一捋。
规则设置
  allegro里面...

			
		

	





	

		

			

				
					
DRC：SMD PIN to route keepout spacing间距错误

				
			

			

				

					u013694795的博客
				

				

					03-04
					
					4001
					
				

			

		

		

			
				
消除该DRC方法：
第一步：

第二步：
将Design modes中的pin to route keepout 关闭




			
		

	





	

		

			

				
					
2022-10-13-allegro中元件重叠DRC报错取消方法

				
			

			

				

					2974786048的专栏
				

				

					10-13
					
					4350
					
				

			

		

		

			
				
本文记录allegro16.6版本中，进行layout时，因元器件重叠布局时，软件报DRC错误的解决方法。

			
		

	





	

		

			

				
					
cadence SPB17.4 - allegro - DRC ERROR - Soldermask to Shape Spacing

				
			

			

				

					谢绝(无视)留言与私信
				

				

					10-28
					
					3398
					
				

			

		

		

			
				
未铺铜之前, allegro DRC全部通过.动态铺铜(GND)后, 出现了如下错误报错信息为 : 阻焊和形状的距离规则为10mil, 实际只有0.33mil.先看看这个是不是一个错误?这个元件是一个Mark点, 焊盘直径1mm, 阻焊直径2mm焊盘本身离铺地很远, 没啥影响, 根本不是一个错误. 只要焊盘不和其他形状碰上就行了, 阻焊层就不管了.如果暴力点, 就waive掉DRC.但是要手工标记不是错误的DRC, 这还是有点别扭的.

			
		

	





	

		

			

				
					
cadence 关闭packetage to packetage 的DRC错误

				
			

			

				

					淮南草的博客
				

				

					02-19
					
					691
					
				

			

		

		

			
				

			
		

	



              




          




        



    





    



      

      

        
      

      





	

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成就一亿技术人!

          

          

        

        

          

          

            领取后你会自动成为博主和红包主的粉丝
            规则
          

        

      

      

        

          

            
              
            
            

              
hope_wisdom
 发出的红包
            

          

        

        

          

          

          

        

      

    

    

  



      
      

      
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