PLL _IP_CORE仿真:输出4路时钟

1、把quartus安装目录下的altera_mf.v文件，复制到sim>tb文件夹下

2、打开modelsim软件，file>新建工程，弹出对话框

• 工程名和工程名相同
• 工程存放在sim文件夹下
• 点击OK按钮

3、add Existing File

点击add Existing File，添加tb文件夹下的altera_mf.v和tb_ip_pll.v文件。点击OK按钮。

 4、add Existing File

点击add Existing File，添加ipcore文件夹下的pll_clk.v文件。点击OK按钮。

点击close,退出add items to the project 对话框。

5、右键选择compile all

 

 编译完成后，显示绿色箭头。也可以右键编辑这3个.v文件。

6、simulate>start simulate开始仿真

在弹出的对话框中，在work目录下找到tb_ip_pll文件，取消优化enable optimization，点击OK

 

 7、File>add to project >existing file

 

在弹出的对话框中，选择ip_pll文件。点击OK按钮。

 

8、选择编译新添加的ip_pll文件。

 

 9、重新仿真。（同上面步骤6）

10、选择顶层文件u_ip_pll,右键，选择add wave，这样就可以把所有的信号都添加进波形。

 

 11、设置运行10us,然后点击run,运行成功后，wave页面下会出出现波形。

 12、隐藏路径

 13、显示所有波形

 14、放大locked信号

15、观察波形

16、点击小锁，固定光标。

再添加一个光标，这样两个光标可以测量周期。

 

 17、测量周期

致谢：

感谢正点原子的教学，推荐购买开拓者FPGA开发板。