ModelSim之Testbench编写

最新推荐文章于 2025-04-28 14:23:40 发布

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本文介绍了一个基于Verilog的基本测试平台构建方法，包括信号定义、模块接口和功能代码三大部分。通过实例展示了如何使用`timescale`设置仿真时间和精度，定义寄存器和线信号，以及如何进行模块实例化。

打开模板有，基本工作,包括端口部分的代码和接口变量的声明，我们要做的就是在这个做好的模具里添加我们需要的测试代码。

一个最基本的Testbench包含三个部分，信号定义、模块接口和功能代码。

`timescale 10n 1 ps //表示仿真的单位时间为1ns，精度为1ps。

module top_module_vlg_tst();
// constants
// general purpose registers
reg eachvec;
// test vector input registers
reg CLK;
reg RSTn;
// wires
wire [3:0] LED_Out;

// assign statements (if any)
top_module i1 (
// port map - connection between master ports and signals/registers
.CLK(CLK),
.LED_Out(LED_Out),
.RSTn(RSTn)
);
initial
begin
// code that executes only once
// insert code here --> begin
RSTn = 0;
#10 RSTn = 1;

// --> end
//$display("Running testbench");
end

initial //模块功能
begin
CLK=0;
while(1)
#10 CLK = ~CLK;
end