基于lector的双阈值动态逻辑设计

基于lector的双阈值电压动态逻辑电路分析与设计以降低漏电流

摘要

本文提出了一种新型基于lector的动态逻辑电路，并在45纳米双阈值无尾管动态电路中结合输入和时钟信号组合进行研究，以降低漏电流。该技术在上拉网络和下拉网络之间引入一个p型和一个n型漏电控制晶体管（LCTs），其中一个晶体管的栅极由另一个晶体管的源极控制。在输入端使用高阈值晶体管，以减少在纳米技术中占主导地位的栅氧化层漏电流。基于45纳米BISM 4模型的仿真结果表明，在多输入动态电路中，CHIL（时钟高电平、输入低电平）状态对降低漏电流无效，而传统的CHIH（时钟高电平、输入高电平）状态仅在低温下有效抑制漏电流。在高温条件下，对于低扇入动态电路，CLIL（时钟低电平、输入低电平）状态更有利于降低漏电流；而对于高扇入动态电路，则优选CHIH状态。与标准双阈值电压动态逻辑电路相比，所提出的电路技术在AND2、OR2、OR4和OR8电路中，在低芯片温度下有源功耗降低了50.94%至75.68%，在高芯片温度下降低了64.85%至86.57%。

关键词 ：双阈值，Domino逻辑，亚阈值漏电，栅氧化层隧穿，lector技术

1. 引言

在高速性能芯片设计中，动态逻辑电路被广泛使用，可分为无脚式和带尾管动态电路（马赫穆迪和罗伊，2003；王等人，2004；库尔孙和弗里德曼，2003）。带尾管动态电路具有更好的时序特性，因为在预充电阶段尾管晶体管将下拉网络（PDN）与地隔离，从而防止动态节点通过下拉网络放电。而无脚式动态逻辑电路的电路评估延迟更小，功耗更低。由于各自不同的特性，无脚式和带尾管动态逻辑电路均在高性能微处理器中得到广泛应用。在多级动态电路中，第一级通常采用带尾管结构，链式结构中的其余各级则采用无脚式结构（库尔孙和弗里德曼，2003）。

随着CMOS器件的激进缩放，阈值电压（Vt）降低，伴随亚阈值漏电流（Isub）的指数增长，这不仅引起漏电功耗的关注，也影响抗噪声能力。为解决Isub问题，已提出多种电路级技术，包括输入向量控制（阿卜杜拉希和佩德拉姆，2004）、体偏置控制（凯沙瓦齐等人，1999）、双阈值电压（高和钱德拉卡桑，2000）以及晶体管堆叠效应（Heo和Asanovic，2002）等。

在睡眠模式下，高时钟和高输入（CHIH）信号更有利于降低双阈值无脚式动态逻辑门的Isub（Heo和Asanovic，2002）。然而，CHIH睡眠状态会在有脚式和无脚式动态逻辑电路中，通过下拉网络晶体管产生较大的栅氧化层漏电流（Igate）。Z. Liu等人（刘和库尔孙，2006）对65纳米工艺下包含Isub和Igate的无脚式动态逻辑电路总漏电流进行了最新且最全面的分析。考虑到Igate对总漏电流的影响，该研究表明，在双阈值无脚式动态逻辑电路中，特别是在低温睡眠状态下，采用高时钟和低输入（CHIL）状态更为有利。

事实上，Igate随着氧化层厚度（tox）的缩小而指数级增加。2003年国际半导体技术路线图（ITRS）预测，tox将从65纳米代的13 Å减小到35纳米代的9 Å（ITRS，2003）。随着tox如此之薄，随着CMOS工艺进入亚45纳米时代，Igate正成为总漏电流的重要组成部分。

Igate是由电子和空穴通过栅极绝缘层的直接隧穿引起的。随着tox的缩小，载流子隧穿的概率显著增加；因此，氧化层厚度的减小导致栅氧化层漏电流增大。对于NMOS晶体管，在65纳米和45纳米技术下，Igate随电源电压（VDD）的变化如图1所示。在65纳米和45纳米这两代技术之间，氧化层厚度变化了3 Å，根据栅氧化层上电压差的不同，Igate在低和高芯片温度下均增加了8.1倍至14.9倍（Liu和Kursun，2007）。

图2展示了45纳米技术下低温和高温芯片温度时亚阈值与栅氧化层漏电的NMOS晶体管比较。在110°C时，当电源电压为0.8 V，Isub比Igate高6.7倍；在25°C时，当电源电压为0.8 V，Igate比Isub高2.5倍（刘和库尔孙，2006）。在理想模式或低温条件下，大部分功耗由Igate引起；在非理想模式或高温条件下，大部分功耗由Isub造成。因此，新的电路技术应具备足够效率，分别在低温和高温下降低Igate和Isub。

本文提出了一种新的电路技术，该技术通过输入和时钟信号的组合来降低Igate和Isub漏电流。所提出的电路在低和高芯片温度下消耗更少的动态功耗，但与标准双阈值（dual‐Vt）动态逻辑电路相比，具有更大的延迟和面积开销。本文组织如下：第2节分析了动态电路中的漏电流特性。第3节解释了所提出的lector双阈值Vt动态电路。仿真结果在第4节中给出，第5节为结论。

2. 动态CMOS电路中的漏电流特性

本节研究了动态CMOS电路中漏电流的特性。本节分为两个小节，即2.1节和2.2节。在2.1节中，展示了PMOS和NMOS晶体管中产生的亚阈值漏电流和栅氧化层漏电流的比较。在2.2节中，讨论了标准双阈值Vt动态电路中的文献和漏电流特性。

2.1 单个晶体管的Isub和Igate电流分析

PMOS和NMOS产生的最大栅氧化层漏电以及亚阈值漏电流如图3所示。在图3(a)中显示了Igate的四个组成部分：栅极到沟道隧穿电流（Igc）、栅极到源极隧穿电流（Igs）、栅极到漏极隧穿电流（Igd）以及栅极到体区隧穿电流（Igb）（刘和库尔孙，2006）。Igs和Igd分别为通过栅极到源极和栅极到漏极重叠区域从栅极到源极和漏极的边缘隧穿电流。Igc由源极和漏极端共享（佐西等人，1996）。Igb小于栅极隧穿电流的其他三个分量，通常小几个数量级。

	NMOS晶体管	NMOS晶体管	PMOS晶体管	PMOS晶体管
	低‐Vt	高‐Vt	低‐Vt	高‐Vt
亚阈值电流（110°C）	22.8	2.6	16	1
栅极电流（110°C）	3.3	0.05	0.1	0.0003
亚阈值电流（25°C）	3.7	1.9	3.1	1
栅极电流（25°C）	10.6	0.15	0.31	0.001

其次，低阈值电压NMOS产生的Igate在110°C时比高阈值电压NMOS晶体管的Igate高66倍，在25°C时高出70倍。本文通过在动态逻辑电路输入端采用高阈值电压NMOS晶体管，利用电子相对更高的栅隧穿势垒，以降低所提出的lector双阈值电压电路技术中的栅氧化层漏电流开销。

2.2 标准双阈值t动态逻辑

标准双阈值t动态逻辑如图4所示。首个双阈值t动态逻辑电路由高（Kao，1999）提出，采用双阈值t晶体管以降低亚阈值漏电电路。为了保持与标准无下拉管动态电路相同的延迟，关键信号转换应在求值阶段通过低阈值t进行。或者，在预充电阶段，信号转换对于维持电路性能并非关键问题，且在预充电阶段导通的晶体管采用高阈值t晶体管（库尔孙和弗里德曼，2006）。并联在预充电晶体管上的反馈保持晶体管，其栅极连接至输出电压，用于维持动态电压以抵抗耦合噪声、电荷共享问题以及亚阈值漏电流（莫拉迪和佩拉维，2005）。

标准双‐Vt动态电路的工作原理如下：当时钟为低电平时，预充电晶体管MP1（高‐Vt）导通，对动态节点进行充电，该阶段称为预充电阶段。在预充电阶段，输出节点变为低电平，MP2（高‐Vt）晶体管导通，使动态节点保持在高电平状态。动态逻辑的输出与施加在求值网络上的输入无关，只有漏电流依赖于所施加的输入向量。当时钟为高电平时，晶体管MP1关断，而晶体管MP2的状态取决于动态电路的输出，该阶段称为求值阶段。动态节点的充电状态将取决于所施加的输入向量，并据此使输出节点为低或高。亚阈值漏电流和栅氧化层漏电也取决于所施加的输入向量。

3. 提出的lector双阈值Vt动态电路

所提出的lector双阈值Vt动态逻辑电路如图5所示。该电路在上拉网络（PUN）和下拉网络（PDN）之间引入了一个p型漏电控制晶体管（p-LCT）和一个n型漏电控制晶体管（n-LCT），形成lector堆叠结构。其中，p-LCT的栅极由n-LCT的源极控制，而n-LCT的栅极则连接到时钟信号。这种交叉耦合结构使得在待机模式下，至少有一个LCT处于截止或弱导通状态，从而显著增加电源与地之间的等效阻抗，有效抑制亚阈值漏电流（Isub）和栅氧化层漏电流（Igate）。

此外，在输入端使用高阈值电压（high-Vt）NMOS晶体管替代传统的低-Vt晶体管，以进一步降低栅极隧穿电流。由于高-Vt晶体管具有更高的栅隧穿势垒，能够有效减少在深亚微米工艺中日益严重的Igate。尽管高-Vt晶体管会带来一定的速度损失，但在待机或低活动因子的应用场景下，其对静态功耗的改善远大于性能代价。

所提出的电路支持多种睡眠状态配置，包括CHIH（时钟高、输入高）、CHIL（时钟高、输入低）、CLIL（时钟低、输入低）和CLIH（时钟低、输入高），以便根据不同工作温度和电路扇入规模选择最优的漏电抑制策略。

4. 仿真结果

本文基于45 nm BSIM4工艺模型，在HSPICE环境下对所提出的lector双-Vt动态逻辑电路与标准双-Vt动态逻辑电路进行了对比仿真。仿真条件涵盖两种典型芯片温度：低温25°C和高温110°C，电源电压为0.8 V。评估电路包括AND2、OR2、OR4和OR8四种基本逻辑门。

4.1 动态功耗

动态逻辑电路的有源功耗在图10中显示为25°C和110°C下的情况。结果表明，与标准双‐Vt动态电路相比，lector双‐Vt电路的动态功耗有所降低。在25°C下，AND2降低了59.4%，OR2降低了61.45%，OR4降低了69.95%，OR8降低了75.38%；在110°C下，AND2降低了64.85%，OR2降低了78.28%，OR4降低了83.5%，OR8降低了86.57%，相较于标准双‐Vt动态电路。

4.2 25°C时的漏电功耗

在本部分中，假设睡眠时间较长，且睡眠温度已降至室温。根据表2所示的lector动态逻辑电路的仿真结果，在亚45纳米技术中低温条件下，Igate占主导地位，超过Isub。CHIH、CHIL和CLIH均有助于降低漏电流，但CLIH在动态逻辑链中不实用（龚, 2008），因此在低温下，CHIH是宽或型动态逻辑门的最优状态。

	AND2	OR2	OR4	OR8
CHIH	90.2%	90.2%	94.06%	96.15%
CLIL	94.24%	77.33%	80.14%	81.16%
CLIH	96.87%	47.96%	78.22%	89.49%

lector双‐Vt动态逻辑技术与标准双‐Vt动态逻辑电路相比，总漏电功耗在CHIH状态下降了90.2%至96.15%，在CLIL状态下降低了77.33%至94.24%，在CLIH状态下降低了47.96%至96.87%。根据结果分析，CHIH状态适用于室温下的宽或动态链电路以实现低漏电功耗。

4.3 110°C时的漏电功耗

在本部分中，假设睡眠模式时间较短，且在短暂的睡眠期间温度保持为110°C。根据表3所示的提出的lector动态逻辑电路的仿真结果，在高温下，Isub相对于Igate占主导地位。CHIH、CHIL和CHIH状态有利于降低漏电流，但如上所述，CLIH对于动态逻辑链电路不可行。

	AND2	OR2	OR4	OR8
CHIH	91.67%	75.85%	85.59%	90.56%
CLIL	91.35%	88.6%	89.62%	90.47%
CLIH	29.27%	69.95%	87.32%	93.6%

lector双‐Vt动态技术与标准双‐Vt动态电路相比，可将CHIH状态的漏电功耗降低75.85%至91.67%，CLIL状态降低88.6%至91.35%，CLIH状态降低29.27%至93.6%。根据仿真结果，CHIH状态适用于低扇入动态电路（如OR2和OR4），而在高温下，对于宽或门，CLIL在漏电抑制方面表现更优。随着并联PDN晶体管数量的增加，Igate上升并逐渐接近Isub，在多输入动态电路中成为更大的贡献者。

5. 结论

在亚45纳米技术中，必须同时抑制栅极介质和亚阈值漏电流以降低功耗。因此，提出了一种基于lector并采用双‐Vt的新型动态逻辑技术，用于在不同温度下同时降低动态逻辑电路中的栅氧化层漏电流和亚阈值漏电流。

所提出的动态电路技术利用了预充电和求值网络之间采用的lector堆叠效应以及作为动态电路输入晶体管的高‐Vt NMOS晶体管的特性。结果表明，在低温下动态功耗降低了50.94%至75.68%，在高温下降低了64.85%至86.57%。在低温时优选CHIH状态，该设计使漏电功耗改善了90.2%至96.15%；在高温时则优选CHIH与CLIL的组合，该组合与标准双‐Vt动态电路相比，总漏电功耗改善了75.85%至91.67%。该技术可用于极低功耗应用。