从一个记忆游戏来说明Verilog——5、顶层模块的书写

本文通过一个Verilog实现的记忆游戏项目,讲解了如何自顶向下设计主模块。主要内容包括输入输出接口设计、消抖处理、随机数生成、数据传输与存储、状态机模拟等。项目虽小,但涵盖了Verilog设计的关键点,有助于理解模块间交互和状态机应用。

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内容回顾

到这里我们已经实现了所有的子模块,这篇博客简单的对我们的小游戏进行了分析,现在我们按照自顶向下的方式,搭出来主模块的内容。

主模块

首先是输入输出:
输入:5个按键开关、8个拨码开关,一个时钟信号
输出:两组led灯的内容&使能端

因为是拨码开关,我们需要对输入的信号进行消抖处理,消抖模块在这里

主要内容

  1. 在生成随机数的模块中,我们需要有一个种子的输入(可以考虑成C的伪随机数种子),他需要在程序开始就不断自增,在我们需要使用的时候传入随机数模块;
  2. 我们生成的随机数需要输出,读入的地址需要输出,读入的数据需要输出,那么我们就有三个模块对输出显示模块进行控制,但是还不能是一组变量,所以我采用的方式是创建了三组中间变量,通过按键开关的使能信号决定哪一组数据应当被传入显示模块;
  3. 我们需要在最后显示地址-正确的随机数,所以我们需要存储用户输入的地址和每一组随机数;在判定数据正确与否的模块中,我们传出了两个使能信号,这些都需要在主模块中利用中间变量进行传输。
  4. 在整个的程序中,我们采用了一个类似于状态机的东西(因为本身就是通过不断的改变状态来实现指定的功能),我们给出了一些使能端,每一个使能端对应着一个状态(没有给出具体的状态编码而已),
    而输入信号是一闪而过的,我们需要的是一个长时间的信号来保证能在指定的时间内调用这个模块。

代码

`timescale 1ns / 1ps
module ex6_top(
    input s0_in,//开始生成
    input s1_in,//输入地址
    input s2_in,//开始匹配内容
    input s3_in,//读入一位八进制数
    input s4_in,//复位
    input [7:0]sw,
    input clk,
    output [7:0]leda,
    output [7:0]ledb,
    output [3:0]dn0,
    output [3:0]dn1,
    //8个led灯,当匹配成功有流水灯效果
    output [7:0]cele,		
    //8个led灯,3-7是匹配模块中判断有多少个数匹配成功,0-2是译码模块判断计数器的,
    //debug时采用的,没什么具体用处
    output [7:0]how_many	
    );
    //线网型除颤过了的信号
    wire s0;
    wire s1;
    wire s2;
    wire s3;
    wire s4;
    //种子
    reg [14:0]seed = 15'b010_0110_0011_1100;
    //输出显示模块的信号源*3
    wire [3:0]number1_t;
    wire [3:0]number2_t;
    wire [3:0]number3_t;
    wire [3:0]number4_t;
    wire [3:0]number5_t;
    wire [3:0]number6_t;
    wire [3:0]number7_t;
    wire [3:0]number8_t;
    
    wire [3:0]number1_p;
    wire [3:0]number2_p;
    wire [3:0]number3_p;
    wire [3:0]
### 关于 'Illegal reference to net LED' 的报错原因及解决方案 #### 报错原因分析 在硬件描述语言(HDL)设计中,“Illegal reference to net LED”的错误通常表示对网络(net)LED的非法引用。这可能由以下几个常见问题引起: 1. **语法错误**:可能是由于变量声明的位置不当引起的。例如,在某些情况下,用户可能会误将向量范围 `[a:b]` 放置到变量名称之后,从而将其定义为数组而非预期的向量结构[^1]。 2. **未正确定义信号或端口**:如果 `LED` 被当作一个网络(net),但在代码中的某处被错误地作为寄存器(reg)或其他类型的对象处理,则会触发此错误。 3. **综合工具限制**:部分综合工具对于特定操作可能存在约束条件。例如,尝试修改只读信号或者在网络级别执行不允许的操作时,也可能引发类似的错误提示。 4. **逻辑层次混淆**:当试图访问不属于当前模块实例化的子模块内部节点时,同样会产生此类异常情况。 #### 解决方案 针对上述提到的各种可能性,可以采取如下措施来排查并解决问题: - **检查变量声明语句** 首先确认所有涉及 `LED` 变量的相关定义均符合目标架构的要求。如果是打算创建一个多比特宽矢量,请确保其形式书写正确无误;比如应当成类似于下面这样: ```verilog reg [1:0] led_vector; ``` 如果此处意外颠倒了顺序或将括号置于名字右侧,则需调整至标准格式以避免误解发生。 - **验证接口连接关系** 对照顶层设计文件仔细核对待绑定资源的实际属性——尤其是那些标记为输入/输出方向性的管脚配置项。假如某个外部设备确实提供了名为 “led” 的物理引脚组群给 FPGA 使用的话,那么必须严格按照手册说明完成映射过程而不可随意更改命名习惯。 - **审阅仿真环境设定** 当运行功能测试阶段遇到这类警告消息时,还应留意所选用模拟平台版本是否最新以及配套库函数集合里是否存在潜在冲突因素影响最终判断依据准确性。必要时候升级相应组件直至兼容为止。 - **咨询官方文档指南** 若依旧无法定位确切根源所在,则不妨查阅对应厂商发布的权威资料集寻求进一步指导帮助。有时候即使看似简单直白的小改动背后也隐藏着复杂的技术背景考量[^3]。 ```python def check_declaration(declaration_string): """ A function that checks the declaration string format. Returns True if it follows correct syntax, False otherwise. Args: declaration_string (str): The Verilog declaration statement as a string Example Usage: >>> check_declaration('reg [1:0] led_vector;') True >>> check_declaration('reg led_vector[1:0];') False """ import re pattern = r'^\s*(?:input|output)?\s*([a-zA-Z_]\w*)\s*\[\d+:\d+\]\s+(\w+)\s*;\s*$' match_result = re.match(pattern, declaration_string) return bool(match_result) print(check_declaration('reg [1:0] led_vector;')) # Output should be true according to example provided above. ```
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