从一个记忆游戏来说明Verilog——5、顶层模块的书写

最新推荐文章于 2025-03-10 18:45:27 发布

筱羊冰冰

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文章标签： Verilog小游戏

本文链接：https://blog.youkuaiyun.com/rebortt/article/details/111409020

本文通过一个Verilog实现的记忆游戏项目，讲解了如何自顶向下设计主模块。主要内容包括输入输出接口设计、消抖处理、随机数生成、数据传输与存储、状态机模拟等。项目虽小，但涵盖了Verilog设计的关键点，有助于理解模块间交互和状态机应用。

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内容回顾

到这里我们已经实现了所有的子模块，这篇博客简单的对我们的小游戏进行了分析，现在我们按照自顶向下的方式，搭出来主模块的内容。

主模块

首先是输入输出：
输入：5个按键开关、8个拨码开关，一个时钟信号
输出：两组led灯的内容&使能端

因为是拨码开关，我们需要对输入的信号进行消抖处理，消抖模块在这里

主要内容

在生成随机数的模块中，我们需要有一个种子的输入（可以考虑成C的伪随机数种子），他需要在程序开始就不断自增，在我们需要使用的时候传入随机数模块；
我们生成的随机数需要输出，读入的地址需要输出，读入的数据需要输出，那么我们就有三个模块对输出显示模块进行控制，但是还不能是一组变量，所以我采用的方式是创建了三组中间变量，通过按键开关的使能信号决定哪一组数据应当被传入显示模块；
我们需要在最后显示地址-正确的随机数，所以我们需要存储用户输入的地址和每一组随机数；在判定数据正确与否的模块中，我们传出了两个使能信号，这些都需要在主模块中利用中间变量进行传输。
在整个的程序中，我们采用了一个类似于状态机的东西（因为本身就是通过不断的改变状态来实现指定的功能），我们给出了一些使能端，每一个使能端对应着一个状态（没有给出具体的状态编码而已），
而输入信号是一闪而过的，我们需要的是一个长时间的信号来保证能在指定的时间内调用这个模块。

代码

`timescale 1ns / 1ps
module ex6_top(
    input s0_in,//开始生成
    input s1_in,//输入地址
    input s2_in,//开始匹配内容
    input s3_in,//读入一位八进制数
    input s4_in,//复位
    input [7:0]sw,
    input clk,
    output [7:0]leda,
    output [7:0]ledb,
    output [3:0]dn0,
    output [3:0]dn1,
    //8个led灯，当匹配成功有流水灯效果
    output [7:0]cele,		
    //8个led灯，3-7是匹配模块中判断有多少个数匹配成功，0-2是译码模块判断计数器的，
    //debug时采用的，没什么具体用处
    output [7:0]how_many	
    );
    //线网型除颤过了的信号
    wire s0;
    wire s1;
    wire s2;
    wire s3;
    wire s4;
    //种子
    reg [14:0]seed = 15'b010_0110_0011_1100;
    //输出显示模块的信号源*3
    wire [3:0]number1_t;
    wire [3:0]number2_t;
    wire [3:0]number3_t;
    wire [3:0]number4_t;
    wire [3:0]number5_t;
    wire [3:0]number6_t;
    wire [3:0]number7_t;
    wire [3:0]number8_t;
    
    wire [3:0]number1_p;
    wire [3:0]number2_p;
    wire [3:0]number3_p;
    wire [3:0]