not_lubao-优快云博客

原创 DDR2 SDRAM（五）初始化

因为DDR2本质上只是更高级的一种SRAM，底层操作原理和SRAM是一样的，所以很多基础的东西就不再赘述了。

2024-11-01 21:59:19 1039

对于DDR系列存储器的使用，常常会直接例化成熟的IP，Quartus II中可以调用DDR2 SDRAM Controller with ALTMEMPHY，Vivado中则可以调用MIG，在数字IC领域也有相关的IP核可以直接使用，一定程度上避开了了DDR接口设计这个难题，而进一步对IP核进行封装可以使DDR的使用更加简单。但出于学习的目的，在本系列文章中选择使用代码实现DDR2 SDRAM的控制器，在后续DDR3 SDRAM的学习中再使用IP核。

2024-10-28 18:08:29 879

原创 DVI接口

通过使用第二个链接和今天的技术发射机，符合VESA（Video Electronics Standards Association）的广义定时公式（GTF）的数字CRT可以以85Hz的刷新率支持超过275万像素的像素格式。注意：如果显示器是一个固定的像素格式的显示器，则必须设置EDID的“首选时序模式”位，并且必须在第一个详细的时序字段中报告显示器的本地像素格式。每个像素的颜色在逻辑上与主TMDS链路（#0）上提供的最重要的位相连接链路和在辅助TMDS链接（#1）上提供的最不重要的位链接。

2024-10-27 00:51:37 4814

原创 VGA接口

当端子插入时，首先要建立共同的地来对传输的信号作参考，这就要依靠端子和传输线上的金属部分了，金属部分接地同时也是对信号的屏蔽和保护。不同的VGA显示时序是类似的，仅存在参数上的差异，如下图所示。各种电器的外露端子都会有金属的部分，它们都是要求接地的，但是不同的电器之间的地并不一定相同，比如一台。在行同步和列同步都为高电平的有效时间段，每个像素时钟周期传输颜色数据（3*8bit的数字信号转化为3个电压大小信号，最终输出3个模拟信号）。其中行同步的数字是像素时钟的周期，列同步的数字是行同步的周期数。

2024-10-27 00:36:09 1897

原创 DDR2 SDRAM（三）双速率IO

在实际开始设计之前，首先要解决的问题是如何实现双速率数据接口和单速率数据接口的转换。

2024-10-27 00:22:01 1180

原创 DDR2 SDRAM（二）信号和时序

CMD（含OTD，DM）均在时钟上沿被采样（与时钟中心对齐）。CMD（含OTD，DM）有效宽度为半个clk周期（SDRAM为一个clk周期）。一个周期吗？DQS与DQ共同走线，构成随路时钟，传播方向相同，两者之间几乎没有偏差。读操作时，DQ和DQS构成边沿对齐，对于DDR2控制器，由于控制器工作时钟与PHY时钟（物理上的时钟接口，即DDR2芯片的工作时钟CK和CK#）存在相位差，因此刚好可以实现DQ对于DDR2控制器的读时钟呈现中心对齐。

2024-10-26 00:07:43 1037

原创 DDR2 SDRAM（一）基础知识

我只是个初学者，本文主要做学习记录用，有不足还望指点。在看DDR2系列之前，希望先完成的学习。

2024-10-25 17:36:59 1536

原创 SDRAM及其控制器

虚拟地址(Virtual Address)：程序使用的地址。物理地址(Physical Address)：在内存中实际存储数据的地址。在正常操作之前，必须初始化SDRAM。以下部分提供了包括设备初始化、寄存器定义、命令描述和设备操作的详细信息。SDRAM必须以预定义的方式进行通电和初始化。在对Vdd和Vddq施加电源（同时）后初始化256Mb SDRAM，在DQM高和CKE高时时钟稳定。在发出INHIBIT或NOP以外的任何命令之前都需要200us延迟。

2024-10-10 23:25:28 1614 1

原创 verilog偏门小知识（不定期更新）

前两个端口是双向端口，即数据从 signala 流向 signalb ，反之亦然。可以发现当 sda 处于输出状态时，sda 在他们之中进行选择进行输出，是没有问题的；但 sda 如果是输入的话，明显就有问题了。最后发现 verilog 原语里面有双向开关这么一个东西，即数据可以双向流动，并且当数据在开关中传播时没有延时。端口表只有两个端口，并且无条件地双向流动，即从 signala 向 signalb ，反之亦然。最初考虑把子模块 sda 的输入和输出都拉出来，先选择信号再写三态门，但这样很麻烦。

2024-04-05 14:39:50 1633

原创 vivado使用问题记录

在Design Runs中点击加号，选择both（也可以只选综合或者实现），点next，勾选右侧的Make Active，然后一路点下去。点击综合后控制台出现这个问题，此时相当于综合已经停止（虽然在转圈圈）神奇的是我同时打开同一个目录下的另一个工程，从综合到实现一切正常。那么就排除了杀毒软件和vivado安装的问题，大概率是软件bug。添加完成后把原来的（大概率叫synth_1）删掉，再综合就好了。

2024-03-27 18:19:00 994

原创 DP1.2 spec 阅读笔记（二）链路层

在局域网中，“包”是包含在“帧”里的。主数据流的数据（未压缩的视频流）在链路层数据映射以用于在主链路上传输之后且将其切换到PHY层之前，必须被打包、填充、构建，并与辅助数据进行多路复用和通道间倾斜。换句话说，在BS（或SR）的四个符号序列的最后（第四）符号和下一个四个符号序列的第一个符号之间必须有8,188个符号。下面的部分展示了24、18、30、36、48位RGB/YCbCr444像素，16、20、24、32位YCbCr 4： 2：2像素和8、10、12、16位仅Y像素如何映射到4、2和1通道的主链接。

2024-01-24 14:37:11 1997 2

qq_69954392的博客

原创 DDR2 SDRAM（五）初始化

原创 DDR2 SDRAM（四）控制器设计初步

原创 DVI接口

原创 VGA接口

原创 DDR2 SDRAM（三）双速率IO

原创 DDR2 SDRAM（二）信号和时序

原创 DDR2 SDRAM（一）基础知识

原创 SDRAM及其控制器

原创 verilog偏门小知识（不定期更新）

原创 vivado使用问题记录

原创 DP1.2 spec 阅读笔记（二）链路层

原创 DP1.2 spec 阅读笔记（二）链路层

原创 DP1.2 spec 阅读笔记（一）介绍

原创同步复位？异步复位？我太困惑了！我怎么知道该用哪一个？（完善中）

翻译用于设计多异步时钟设计的综合和脚本技术（完善中）

DDR2 SIM MODEL

SDRAM及其控制器的芯片手册

空空如也