[ZYNQ]如何用HLS创建一个IP核

Xilinx 推出的 Vivado HLS (High-Level Synthesis) 工具能够显著简化 FPGA 开发过程，尤其是在使用 C、C++ 或 SystemC 进行 FPGA 编程时。与传统的 RTL (Register Transfer Level) 描述相比，Vivado HLS 提供了一种更高层次的抽象，允许开发者直接从高级语言（如 C/C++）进行硬件设计，从而减少了开发时间和复杂度。

建立工程

安装Vivado会自动安装Vitis HLS。打开HLS点击creat project。

新建一个文件夹LED_Test用于工作目录，工程名为breat_led_ip，点击next。

顶层函数设置为breath_led，点击next。接着继续点击next。

点击省略号，选择型号。

型号选择自己的处理器型号。点击ok，接着点击finish。

在工作目录下新建src文件夹，保存breath_led.cpp(c文件不稳定，cpp文件按照C语言开发即可）在该文件夹下。保存breath_led.h，输入以下内容。

该代码功能是根据输入的两个数做加减运算，运算结果输出，加运算就点灯。输出类型只能是指针和结构体，这里用了32位的指针。点击绿色箭头进行综合。

没有错误的话会自动弹出综合结果，根据综合结果可以看到每个变量的地址和通信方式。接着点击solution的export RTL导出IP核。

设置为上图界面，在工作目录下新建ip文件夹存放ip压缩包，点击ok。

解压后就能在Vivado里面添加该IP核了。