【DDR3】关于DDR-布局布线LayOUT指导

最新推荐文章于 2025-03-27 22:10:16 发布
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参考文档

叠层推荐 S-3

走线紧挨着 完整参考层， 并且 参考层之间相邻s
目的：减少层间串扰
手段： S-3 S为参考面，当层间距离大于3倍S 走线间隔离

等长处理

常规的 蛇形走线 并非最优解
折返走线！
并且要考虑 封装内走线长度
STMicroelectronics提供的模板和长度均衡表格可以简化信号走线长度均衡的任务。这些表格包含了封装的走线长度，并可以在STMicroelectronics网站上找到，例如STM32MP2 MPU上的DDR内存布线示例，网址为 www.st.com 。

STM32MP2 MPU上的 DDR内存布线示例

差分信号不一定全是要等长

1可能引入额外延迟
2 对内的 不要登场，但是任何差分间距始终一致
3有效长度计算公式

关于组间和组内差分

问题来了，哪些差分要等长哪些否之？
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组内必须等长
组间 不必等长
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闻同学…
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转载于：http://renguangling.blog.163.com/blog/static/430026242012113141543185/ 一位同事讲：但是有一个比较值，就是CLK的长度要大于address，address要大于data。同组间相等。组间的差别不能大于10mm。 有网友表示，DDR数据线用DQS来锁存，因此要保持等长。地址、控制线用时钟来锁存，因此需要和时钟...
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本文描述DDR3特点和设计指导。讲解高速电路的设计和走线规范，值得硬件朋友的参考。高速走线设计要求非常高，需要的朋友可以下载。谢谢
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