Verilog秋招准备

最新推荐文章于 2024-01-29 21:30:32 发布
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分类专栏： Verilog 文章标签： 学习 fpga开发
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本文档是作者为秋季招聘准备的Verilog学习笔记，主要内容包括Verilog的基本概念、位操作、case语句的使用及FPGA开发中的fifo_data_cnt行为解析，旨在提升实战能力。

摘要生成于 C知道 ，由 DeepSeek-R1 满血版支持， 前往体验 >

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档

前言

希望能在暑假期间多做一些Verilog的题目，弥补实战的不足。

一、

如果题目直接给出数据，那么默认为十进制。即“101”为一百零一，“h”代表十六进制，将“101”换算成【32位二进制】即8位十六进制，结果为“0000 0065”.

二、

（解析记住）

三、

 

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：表示低电平，也就对应我们电路GND； ：表示高电平，也就是对应我们电路的VCC； ：表示未知，有可能是高电平，也有可能是低电平； ：表示高阻态，外部没有激励信号，是一个悬空状态。 Verilog数字进制格式包括二进制、八进制、十进制和十六进制。 一般常用的为二进制、十进制和十六进制。 二进制表示如下：4’b0101表示4位二进制数字0101 十进制表示如下：4’d2表示4位十进制数字2（二进制0010） 十六进制表示如下：4’ha表示4位十六进制数字a（二进制1010）用于定义模块名，端口号，信号名等。
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