高阻态和三态门

高阻态和三态门

高阻态

高阻态这是一个数字电路里常见的术语,指的是电路的一种输出状态,既不是高电平也不是低电平,如果高阻态再输入下一级电路的话,对下级电路无任何影响,和没接一样,如果用万用表测的话有可能是高电平也有可能是低电平,随它后面接的东西定。


  高阻态的实质:电路分析时高阻态可做开路理解。你可以把它看作输出(输入)电阻非常大。他的极限可以认为悬空。也就是说理论上高阻态不是悬空,它是对地或对电源电阻极大的状态。而实际应用上与引脚的悬空几乎是一样的。


  高阻态的意义:当门电路的输出上拉管导通而下拉管截止时,输出为高电平;反之就是低电平;如上拉管和下拉管都截止时,输出端就相当于浮空(没有电流流动),其电平随外部电平高低而定,即该门电路放弃对输出端电路的控制 。


  典型应用:
  1、在总线连接的结构上。总线上挂有多个设备,设备于总线以高阻的形式连接。这样在设备不占用总线时自动释放总线,以方便其他设备获得总线的使用权。 
  2、大部分单片机I/O使用时都可以设置为高阻输入,如凌阳,AVR等等。高阻输入可以认为输入电阻是无穷大的,认为I/O对前级影响极小,而且不产生电流(不衰减),而且在一定程度上也增加了芯片的抗电压冲击能力。


  高阻态常用表示方法:高阻态常用字母 Z 表示。

三态门


图1 三态门逻辑符号
三态门,是指逻辑门的输出除有高、低电平两种状态外,还有第三种状态——高阻状态的门电路。高阻态相当于隔断状态(电阻很大,相当于开路)。 三态门都有一个EN控制使能端,来控制门电路的通断。 可以具备这三种状态的器件就叫做三态(门,总线,......)。

计算机里面用 1和0表示是,非两种逻辑,但是,有时候,这是不够的, 比如说,他不够富有,但是他也不一定穷啊;她不漂亮,但也不一定丑啊,处于这两个极端的中间,就用那个既不是+ 也不是―的中间态表示,叫做高阻态。 高电平,低电平可以由内部电路拉高和拉低。而高阻态时引脚对地电阻无穷,此时读引脚电平时可以读到真实的电平值。高阻态的重要作用之一就是I/O(输入/输出)口在输入时读入外部电平用。

高阻态相当于该门和它连接的电路处于断开的状态。(因为实际电路中你不可能去断开它,所以设置这样一个状态使它处于断开状态)。三态门是一种扩展逻辑功能的输出级,也是一种控制开关。主要是用于总线的连接,因为总线只允许同时只有一个使用者。通常在数据总线上接有多个器件,每个器件通过OE/CE之类的信号选通。如器件没有选通的话它就处于高阻态,相当于没有接在总线上,不影响其它器件的工作。

如果你的设备端口要挂在一个总线上,必须通过三态缓冲器。因为在一个总线上同时只能有一个端口作输出,这时其他端口必须在高阻态,同时可以输入这个输出端口的数据。所以你还需要有总线控制管理, 访问到哪个端口,那个端口的三态缓冲器才可以转入输出状态,这是典型的三态门应用。 如果在线上没有两个以上的输出设备, 当然用不到三态门,而线或逻辑又另当别论了。

图2 三态门构成单向总线
<think>我们被要求查看GPIO设置为的原理图。根据引用[1][2],是指GPIO引脚处于一种抗状,此时引脚相当于断开(即对地对电源的抗都很大),不会对外部电路产生影响。在输入模式下,为了防止引脚悬空导致电平不确定,通常会使用上拉或下拉电来固定电平。而则常用于总线通信等需要多个设备共享线路的场景。 然而,用户要求的是“原理图”。由于我们无法直接绘制图片,但可以描述一个典型的GPIO配置的电路原理图,并解释其工作原理。 在数字电路中,通常由三态门(Tri-state gate)实现。三态门除了有电平低电平两种状外,还有第三种状——(Z)。当使能信号无效时,输出端呈现,相当于与电路断开。 下面是一个简化的GPIO输出配置的原理图描述: ``` VDD | / \ 上拉电(可选) / | | GPIO内部电路---|三态门|----> GPIO引脚 | | \ 下拉电(可选) / | GND ``` 当三态门使能时,GPIO可以输出电平(连接VDD)或低电平(连接GND);当三态门不使能时,输出端处于(断开),此时如果外部没有上拉或下拉电,则引脚电平由外部电路决定;若内部或外部有上拉/下拉电,则引脚电平会被拉至或低。 在微控制器中,GPIO的配置通常是通过设置相应的寄存器来实现的。例如,在STM32中,可以通过配置GPIO的模式寄存器(MODER)将引脚设置为模拟输入模式(此时为),或者将输出配置为开漏模式并同时不使能上拉下拉电,也可以实现。 根据引用[4]:“floating输入 输入_STM32CubeMX-GPIO的八种工作模式”,其中浮空输入(Floating Input)模式就是输入模式。在这种模式下,引脚完全由外部信号驱动,内部既不上拉也不下拉。 在STM32中,配置的寄存器设置示例(以GPIOA为例): 1. 将GPIOA的MODER寄存器对应位设置为输入模式(00)。 2. 将GPIOA的PUPDR寄存器对应位设置为无上拉下拉(00)。 这样,引脚就处于(浮空输入)。 但是,用户可能要求的是更具体的电路原理图(晶体管级)。下面是一个简化的三态门电路原理图(使用NMOSPMOS): ``` 当控制信号(EN)为电平时: PMOS1NMOS1的栅极分别由输入信号(IN)控制信号的非(通过一个反相器)控制,此时输出(OUT)跟随输入(IN)。 当控制信号(EN)为低电平时: PMOS1NMOS1都截止,因此输出端与电源地都断开,呈现。 具体电路: VDD | PMOS1(源极接VDD,漏极接OUT,栅极接反相器的输出,反相器的输入为EN) | OUT | NMOS1(源极接地,漏极接OUT,栅极接EN) | GND 注意:这个电路是一个简化的三态门,实际GPIO的内部电路可能更复杂,包括输出驱动能力控制、保护二极管等。 ``` 然而,由于不同的微控制器内部结构可能不同,具体的原理图需要参考芯片的数据手册。例如,STM32的GPIO内部结构图通常包含: - 两个保护二极管(分别连接到VDDVSS) - 一个上拉电一个下拉电(通过开关控制是否连接) - 输出驱动器(由PMOSNMOS组成,用于推挽输出或开漏输出) - 输入缓冲器(施密特触发器) 在(浮空输入)模式下,输出驱动器被禁用(即两个MOSFET都截止),同时上拉下拉电也被断开,因此引脚呈现。 总结:GPIO配置的原理图核心在于三态门电路,当输出使能关闭时,引脚与内部电路断开,呈现。在输入模式下,如果同时禁用了内部上拉下拉电,则也是(浮空输入)。 注意:不是一种输出模式,而是一种状。在输出模式下,如果配置为开漏输出并且不激活上拉(即不输出电平,也不输出低电平),也可以呈现。 因此,在配置时,通常有两种方式: 1. 配置为输入模式,且无上拉下拉(浮空输入)。 2. 配置为开漏输出模式,且输出电平(此时NMOS截止,而外部无上拉,则引脚为)或输出低电平(此时NMOS导通,引脚为低电平,不是)。所以,开漏输出模式只有在不输出低电平时才可能处于。 用户如果希望引脚一直保持(比如用于双向数据总线),那么应该配置为浮空输入模式,或者配置为开漏输出模式并确保不输出低电平(但这样需要软件控制,不如输入模式直接)。 根据引用[1]:“If the port pull-up register is enabled then the pull-up resisters work without pin’s functional setting(input, output, DATAn, EINTn and etc)。” 这句话说明上拉电可以在任何功能设置下工作。因此,即使我们配置了浮空输入,如果上拉电使能,那么引脚就不会是,而是被拉。所以,要获得真正的,必须同时禁用上拉下拉电。 最后,请注意:下引脚容易受到干扰,因此在实际应用中,如果引脚不是用于总线通信(如I2C等)或模拟信号采集,通常建议使能上拉或下拉电。 由于用户要求的是原理图,而我们无法绘制,建议用户参考微控制器数据手册中的GPIO结构图。例如,STM32的GPIO结构图可以在数据手册的GPIO章节找到。 如果用户需要更详细的解释,我们可以描述一个典型的GPIO内部结构图(文字描述): - 引脚(PIN)连接到两个保护二极管(一个到VDD,一个到VSS)。 - 然后经过一个开关(由寄存器控制)连接到上拉电(再到VDD)下拉电(再到VSS)。 - 输入路径:经过一个施密特触发器后到输入数据寄存器。 - 输出路径:由输出数据寄存器控制两个MOSFET(PMOSNMOS)的栅极,PMOS的源极接VDD,漏极接引脚;NMOS的源极接VSS,漏极接引脚。在开漏模式下,PMOS被禁用,只有NMOS工作。 在浮空输入模式下,输出部分的两个MOSFET都关闭(),同时上拉下拉开关也断开。 因此,浮空输入模式下的等效电路就是引脚只连接到了施密特触发器的输入端(以及保护二极管),而没有任何其他连接(即)。 希望以上描述能帮助用户理解GPIO配置的原理图。 如果用户需要,我们可以提供一些芯片手册中的典型GPIO结构图(文字描述)或参考链接,但这里无法直接提供图片。 相关问题: 1. GPIO在哪些实际应用场景中使用? 2. 如何通过寄存器配置实现GPIO的? 3. 下为什么容易受到干扰?如何解决?</think>### GPIO配置原理图分析 GPIO(High-Impedance State)是数字电路中的关键特性,表示引脚处于**抗、低电流**状,相当于在电路中"断开"连接。以下是其原理图工作机制: #### 1. **等效电路原理图** ``` VDD | R1 (上拉电) | +---- GPIO引脚 | MOSFET | (PMOS) | MOSFET /|\ | (NMOS) | | /|\ |-----+--------| | | GND GND ``` - **核心元件**:两个MOSFET(PMOSNMOS)组成推挽输出结构 - **实现**:当两个MOSFET的**栅极同时关闭**时: - PMOS断开 → 切断与VDD的连接 - NMOS断开 → 切断与GND的连接 - 引脚呈现抗(通常>1MΩ)[^2][^3] #### 2. **寄存器级控制原理** ```c // 配置的关键寄存器设置(以STM32为例) GPIOx->MODER = 0x00; // 输入模式(复位状) GPIOx->PUPDR = 0x00; // 无上拉/下拉电 ``` - **输入模式+无上拉下拉** = [^1][^4] - 此时引脚电平完全由外部电路决定 #### 3. **典型应用场景电路** ``` MCU GPIO ----[]----+ | 传感器输出 | ADC输入 ``` - **ADC采样**:避免干扰传感器原始信号 - **总线通信**:多设备共享总线时的"释放总线"状 - **省电模式**:降低静电流消耗(μA级)[^2] #### 4. **与相关模式的对比** | 模式 | 等效电路 | 典型抗 | 应用场景 | |-------------|----------------|----------|------------------| | | 开路 | >1MΩ | ADC输入/I²C总线 | | 上拉输入 | 电接VDD | 10-50kΩ | 按钮检测 | | 下拉输入 | 电接GND | 10-50kΩ | 防干扰输入 | | 推挽输出 | 直接驱动 | <100Ω | LED控制 | > **关键特性**:下引脚电平**完全由外部电路决定**,内部电路不提供电流路径[^1][^3]。 ---
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