自定义博客皮肤VIP专享

*博客头图:

格式为PNG、JPG,宽度*高度大于1920*100像素,不超过2MB,主视觉建议放在右侧,请参照线上博客头图

请上传大于1920*100像素的图片!

博客底图:

图片格式为PNG、JPG,不超过1MB,可上下左右平铺至整个背景

栏目图:

图片格式为PNG、JPG,图片宽度*高度为300*38像素,不超过0.5MB

主标题颜色:

RGB颜色,例如:#AFAFAF

Hover:

RGB颜色,例如:#AFAFAF

副标题颜色:

RGB颜色,例如:#AFAFAF

自定义博客皮肤

-+
  • 博客(21)
  • 收藏
  • 关注

原创 Verilog计数器混乱(异步复位使用不正确)

myself:错误代码,其实也不是一直不进复位,而是计数器混乱,可能是边沿检测不稳定,导致的是触发条件(下降沿时执行always块)。if (!sys_rst_n)是复位判断(检测当前是否处于低电平复位状态)。你的原始代码由于错误,导致复位失效,应该改成if (!sys_rst_n)。这样修改后,计数器会在sys_rst_n低电平时复位,并在CLK_100M上升沿时正常计数。

2025-03-28 17:16:37 273

原创 Verilog for 循环

循环在综合时会被完全展开为硬件电路(相当于写了 7 条独立的赋值语句),不存在“运行时循环”的概念。如果需要更详细的仿真或扩展功能(如使能信号、并行加载等),可以进一步优化代码!Verilog 中的for循环不是循环,而是展开!示例1:使用for循环实现移位寄存器。循环更直观地描述了硬件级联结构。

2025-03-27 10:06:02 455

原创 FPGA实现两个H桥对拖

答:当VT1 VT4 VT5 VT8 导通时,两边电压差为0,电流进入续流状态,续流电路,如图所示。以前理解有错误,以为续流时SVG和DAB电路并没有链接,真实状况是,两边电流是流通的。通过调整 UH1 和 UH2之间的电压即可实现UL的电压控制,进而产生电流。现在疑问是 UH1 = UH2 时电路是如何续流的。

2025-03-07 11:58:34 171

原创 上拉电阻在拉什么?什么是推挽输出,什么是开漏输出?

为了避免这种不定态,在输出口加上上拉电阻,这样当Q1打开输出就是低电平,Q1关断时,输出为高电平。输出被拉高成高电平,因此,这个额外增加的电阻也就叫上拉电阻。上拉电阻往往伴随着MOS管的开漏输出,当Q1打开时输出低电平,当Q1关断时,输出为不定态(浮空或者高阻态)。除此之外,如果后级电路集成了上拉电阻,则不再需要设计额外的上拉电阻。总结:上拉电阻的作用:辅助浮空状态输出高电平。后续补充:什么是推挽输出,什么是开漏输出?

2025-02-18 10:42:23 201

原创 verilog中线网信号和寄存器信号相互赋值

若被赋值信号是线网类型(wire)的信号 一定要使用关键字assign进行赋值数据源可以是 wire类型 也可以是reg类型当你需要将寄存器信号的值赋值给线网信号时,你可以使用连续赋值(assign)语句或者组合逻辑(always @*)来实现。// 更新寄存器 reg_data 的值end// 将寄存器信号的值赋值给线网信号// 将寄存器信号的值赋值给线网信号end若被赋值信号是寄存器(reg)类型的信号 一定要使用关键字always进行赋值。

2025-02-05 16:21:40 520

原创 Verilog实现CRC校验

step2:生成多项式1_1000_0000_0000_0101是一个17位的数,最高位不用画可以省略,因此只需要画1000_0000_0000_0101。由此二进制数可知,第0位,第2位,第15位前面是1,则在其前面加上异或门,并且反馈线和数据线均链接到异或门上。若忽略最高次幂,则只需在第0位 第2位 第4位 第6位前面增加异或门即可。解答:根据生成多项式可知其2进制为:g(x) = 1_0101_0101。上面是我自己写的代码,下面是网站自己生成的,我们对照一下。根据上面的理论,假设生成多项式为。

2024-12-18 11:21:22 343

原创 Vivado常用IP核调用

本文包含常用Vivado中常用的IP核配置及其使用。

2024-11-04 16:28:20 1944

原创 同步复位与异步复位

同步复位(synchronous reset)是一种在时钟边沿上同步的复位机制。它是在数字电路设计中常用的一种技术,用于在系统启动时将电路的状态初始化为已知的初始状态。在同步复位中,复位信号(一般是一个低电平信号)通过与时钟信号进行逻辑与操作,并且只在时钟的上升沿进行响应。这意味着只有在时钟的上升沿到来时,复位信号的变化才会对电路产生影响。这样可以确保复位信号在稳定的时钟边沿期间被采样,避免了电路在不稳定的时钟边沿期间产生不确定的行为。在这个例子中,reset信号用作同步复位信号。

2024-11-01 11:53:31 373

原创 DSP28335定时器中断,串口通讯代码

包含了dsp28335相关的串口通讯,定时器中断的代码。

2024-05-24 14:24:15 342

原创 DSP28335——中断学习笔记

一个GPIO引脚有多个功能我们以GPIO7为例(为什么以7为例呢,因为参考手册上就是以7为例,我为了方便也以7为例):从下面两个图中可以知道,GPIO7是14,15位,将此位设置成 00 则默认通用输入输出功能,将其设置成01则设置为EPWM功能,将其设置成MCLKRA功能(我也不知道这是啥功能,有啥用QAQ),将其设置成11则设置成ECAP功能。我们以前也学过stm32的中断,与stm32的中断类似,28335的中断也是需要设相应的寄存器。以普中的教学视频为例,使用按键key1 kye4 触发中断。

2024-04-01 16:16:54 1159

原创 vivado关联vscode

我一开始想试试vivado与notepad如何关联,找到教程如截图所示。后我将修改notepad的方法在vscode上使用了一下,依然可以。

2023-12-10 20:02:34 147 1

原创 FPGA_WEB_HDLPractice(3)

时间:2023年12月1日15点02分截止到目前为止,基础的逻辑组合电路和时序电路都已经结束。下面开始状态机的学习。

2023-12-01 16:18:47 827 1

原创 FPGA_WEB_HDLPractice(2)

分析:利用了非阻塞赋值在时钟周期末赋值的特性,其次,计算上升沿的位置,首先当前时刻得是1,上一时刻得是0,因此才有pedge = in&~in_state. 并且会在一个周期后清楚上升沿所在位。所以,根据这个运算,我们可以得出结论:q 等于 d,无论 p 和 d 的值如何,最终的结果都是 d。换句话说,对于任何二进制数d,与0进行异或操作的结果仍然是d。2,当reset复位操作进行时,应同时记录输入状态,因此需要两个always赋值操作。在这个表达式中,我们仍然使用了异或操作,并且括号的位置发生了变化。

2023-11-22 16:17:34 983 1

原创 CCS问题详解

解决方法:选中工程,右键,index,选择rebulid或者freshen。1.按住Ctrl 单击函数或者变量无法跳转。

2023-11-21 23:09:25 1492 7

原创 电能路由器前级模块

10KV SVG

2023-11-10 14:03:55 83 1

原创 FPGA_WEB_HDLPractice(1)

question:solution:7458 chipquestion:solution:conclusion:question:solution:Vector1question:solution:Vector2question:solution:Vectorgatessolution:conclution:

2023-11-08 14:43:47 226 1

原创 FPGA笔记01_基础语法

在这个例子中,数字滤波器模块的时间单位为纳秒(ns),时间精度为皮秒(ps),用于描述其仿真时间和延迟时间。例如,如果时间单位为纳秒(ns),时间精度为10纳秒(ns),则每个时间单位代表10纳秒的仿真时间。例如,对于需要高精度仿真的模块,可以使用较小的时间单位和较高的时间精度来描述仿真时间和延迟时间。总之,在FPGA中,时间单位和时间精度是两个重要的概念,它们用于描述仿真时间和延迟时间的精度和尺度。在FPGA中,时间单位和时间精度是两个重要的概念,它们用于描述仿真时间和延迟时间的精度和尺度。

2023-11-06 10:43:37 384 1

原创 FPGA笔记03_多路选择器

时间:2023年11月2日15点51分目的:使用FPGA实现一个2路选择器 2路输入1路输出总体思路step1:绘制整体框图step2:绘制真值表 绘制波形图step3:代码编写编者注:step1 和 step 2 在文章 升腾 mini《FPGA Verilog开发实战指南——基于Xilinx Artix7》2021.5.25.pdf 中有详细描述,此处不再缀述。主要对step3中的代码进行分析。

2023-11-06 10:43:13 208 1

原创 stm32学习笔记06——中断

它提供了灵活、高效、可扩展的中断处理机制,支持多级优先级、多向中断、嵌套向量中断等特性。NVIC控制着STM32中断向量表中的中断相关功能,包括中断优先级分组、中断优先级的配置、读中断请求标志、清除中断请求标志、使能中断、清除中断等。它负责处理由外部设备或事件触发中断请求,例如,当按钮被按下或者外部信号发生变化时,EXTI可以检测到这些变化并触发中断。EXTI和NVIC在STM32中断系统中具有不同的角色,共同保证了系统中断处理的顺利进行。在STM32中,EXTI和NVIC都是与中断处理相关的组件。

2023-09-09 22:00:04 177 1

原创 频域稳定性分析

但是通过输入输出数据,可以很轻松的得到右侧的幅相特性曲线,因此,通过幅相特性曲线,就能轻松的判定闭环系统的稳定性。在此简单做一下总结。答: 如果一个无源系统,也就是没有外部输入的系统,它的开环传递函数一般是没有右半平面极点的,也就说 P=0。答:那关系可太大了,只要上面的图不过(-1,j0)点 并且逆时针包围(-1,j0)的圈数R等于开环传递函数的正实部极点数P,系统就是稳定的。如果我们的输入信号只有阶跃信号那么我们也就不用讨论系统的频率响应,但是在实际生活中我们避免不了有一些正弦信号输入到我们的系统中。

2022-12-19 18:31:52 1529

原创 MPC控制学习笔记——输入权重对系统控制的影响

MPC

2022-11-08 15:51:06 1836

verilog CRC并行原理

verilog CRC并行原理

2024-12-18

Vivado常用IP核调用

此资源包含,文章所提及的IP核调用。软件版本:vivado 2019.2

2024-11-04

DSP28335定时器中断,串口通讯代码

DSP28335定时器中断,串口通讯代码

2024-05-24

DSP28335定时器中断,串口通讯代码

DSP28335定时器中断,串口通讯代码

2024-05-24

滤波器;SOGI;二阶广义积分

二阶广义积分器 作用: 1.追踪正弦信号,并将正弦信号滞后90度。 2. 对正弦信号进行滤波 具体原理分析不再赘述,下面是MATLAB/simulink仿真

2022-08-15

空空如也

TA创建的收藏夹 TA关注的收藏夹

TA关注的人

提示
确定要删除当前文章?
取消 删除