使用python快速实例化verilog模块信号
在verilog设计过程中,调用实例化模块时是非常头疼的一件事,因为位置绑定不安全,必须使用名称绑定,手动一个个码就很烦于是用python写了一段代码。缺点是没有用正则表达式来除去[],也没有用特定的方式来终止键入。out=''for i in range(1,50): temp=input() temp = temp.replace("input", '') temp = temp.replace("output", '') len_temp = len(temp)
原创
2021-05-24 22:25:20 ·
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