vivado中.v文件定义多维数组编译报错问题

原创 于 2025-06-08 21:12:42 发布 · 297 阅读 · 0 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#fpga开发

在vivado中编写verilog代码时，通常会遇到多维数组，但是.v文件经常不支持，会进行一些警告，并且在仿真时会出现报错

错误原因：端口列表中使用c语言中所谓的多维数组（也就是memery型）仅在 systemverilog 中支持

修改措施：首先找到工程，找到.v文件，将后缀名改为.sv

修改完成后，重新打开工程，将修改后的.sv文件添加到工程中

就可以发现编译和仿真不报错了

Verilog语法（标量、向量，数组、寄存器组，存储器）——赋值、读写操作、常见误区
LogicCharm
07-18 7515
Verilog语法（标量、向量，数组、寄存器组，存储器）——赋值、读写操作、常见误区
以Vivado synthesis支持的Verilog结构来学习 Verilog语句可综合性
w0shishabi的博客
06-07 4273
经常看到是否可 Synthesis 的题目，网上对于Verilog 结构是否可 Synthesis 有很多分类标准，但是没有说明具体引用来源，所以学起来总感觉没有底气。 现在以Vivado IDE Synthesis 支持的Verilog 结构来具体学习 Verilog 的可综合性。具体文档是UG901。 ...
【Vivado笔记】“include xx.v“ 文件如何加入工程
weixin_71585786的博客
08-29 1011
-include_dirs ../../includes” — 在 .runs 目录中，综合文件夹（synth_1 和 synth_2 等任何一个适用于运行的）名称的相关路径。“-include_dirs /home/project_1/include_directory/”— 整个路径。这可通过将 -include_dirs 选项传递至 synth_design Tcl 命令按照命令行选项输入。选择 工具 > 设置 > 常规 > Verilog 选项 > Verilog 包含文件搜索路径。
modelsim打开.v文件，modelsim无法打开.v文件
qq_54838334的博客
03-10 6245
modelsim打开.v文件，modelsim无法打开.v文件
「面试题」20+Vue面试题整理
童欧巴的博客
03-08 922
Vue常见面试题整理、MVVM、响应式数据原理、nextTick原理、接口请求一般放在哪个生命周期中？Computed和Watch、v-if和v-show的区别、组件中的data为什么是一个函数？说一下v-model的原理、.Vue事件绑定原理说一下、Vue模版编译原理知道吗，能简单说一下吗？keep-alive、组件通信有哪些方式？
解决QuartusII打开verilog的.v文件出现中文注释乱码的问题
spx1164376416的博客
10-06 1万+
问题描述：如图，用Quartusii打开.v文件中文注释出现乱码。 解决方法： 在文件夹中找到出现乱码的.v文件，打开方式选择记事本，发现并没用乱码，这里是编码格式不同 这里选择另存为，将编码格式改为UTF-8，保存即可。 再次用Quartus打开，发现乱码消失，问题解决。 ...
[Verilog]个人.v文件书写规范
一念花开
12-09 5235
verilog文件个人书写规范
vivado2018.3怎么应用verilog-2005语法标准
最新发布
06-18
// Verilog-2005 多维数组声明 endmodule ``` - 若未报错则配置成功 2. **查看日志文件** - 编译后在 `vivado.log` 中搜索： `Using Verilog-2001 standard`（实际对应 Verilog-2005） --- #### 注意...
verilog怎么定义超大二维数组
03-11
另外，Verilog中多维数组的支持可能因工具而异。SystemVerilog在这方面更加强大，支持多维数组和更复杂的数据结构，但用户可能仅限于使用传统的Verilog语法。需要确认用户是否可以使用SystemVerilog的特性，比如使用...
VCS+Verdi脚本化仿真Vivado工程流程
houzi6320的博客
09-30 8779
VCS vivado
vlog -work work -vopt -stats=none F:/modelsim/modelsimfz/zy1.v Model Technology ModelSim SE-64 vlog 2020.4 Compiler 2020.10 Oct 13 2020 -- Compiling module phase_accumulator -- Compiling module cordic_core ** Error: F:/modelsim/modelsimfz/zy1.v(40): (vlog-2730) Undefined variable: 'i'. ** Error: F:/modelsim/modelsimfz/zy1.v(40): 'i' is an invalid type in Generate loop. Must be a genvar. ** Error: F:/modelsim/modelsimfz/zy1.v(46): (vlog-2730) Undefined variable: 'phase_adj'. -- Compiling module dds_top
04-27
例如，如何正确声明多维数组，如何处理生成块中的信号连接，以及如何优化Modelsim的编译设置等。 现在，将这些思考整理成步骤清晰的解决方案，确保用户能够一步步检查和修改代码，同时提供示例代码帮助理解。需要...
入门FPGA之vivado项目创建
weixin_31914685的博客
09-12 2998
vivado, FPGA入门
FPGA在校学习记录系列---新建一个FPGA工程编写程序并仿真（Verilog HDL）
hcsx的博客
03-25 2102
在学校学习新建一个FPGA工程，并包括仿真（内有代码）
如何使用modelsim10.4对Verilog编写的.V文件进行联合仿真？
m0_57603418的博客
10-20 780
使用modelsim10.4对Verilog编写的.V文件进行联合仿真
【报错】Vivado的.v文件被误分类到Non-module Files中（报错码：[filemgmt 20-2001] Source scanning failed）
weixin_65518198的博客
03-04 6498
有时候会Vivado会因为缺少必要的权限无法调用srcscanner.exe，造成Non-module Files的出现，并伴随[filemgmt 20-2001]报错，解决方案就是以管理员身份运行
Quartus II的实例化的操作
热门推荐
Aysek的博客
12-21 1万+
本博客介绍如何在Questus II在一个工程中调用其他工程中已经写好的.v文件，也就是实例化语句。
Verilog语言简息
qq_49808921的博客
08-15 1013
Verilog语言简息： verilog是硬件描述语言，在编辑好下载到FPGA（可编程逻辑门阵列）之后，会生成电路，所以Verilog语言描述的行为是可以并发执行的。 类型： 1：Verilog的源文件主要由*，V文件或者*.h文件组成。 2：*。V文件一般由一个或多个模块（module),或函数（functivn)组成。 3：一般情况下，一个模块，一个文件，也可以多个模块使用一个文件的情况。 4：.h文件一般情况下用来存储全局的定义，是Verilog语法中的头文件，在使用前一般需用include关键字包入
灭霸打个响指的功夫，看懂Verilog多维数组【Verilog高级教程】
weixin_43698385的博客
03-14 1万+
Verilog,wire型reg型与其他类型的多维数组，数组赋值的要求，数组的引出。 本专栏旨在学习并提供有关Verilog硬件描述语言中非基础性的高阶语法特性知识聚焦Verilog-2005，即“IEEE Std 1364™-2005”的有关内容......
评论
成就一亿技术人!
拼手气红包6.0元
还能输入1000个字符
 
红包 添加红包
表情包 插入表情
表情包 代码片
 条评论被折叠 查看
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值