数码管动态扫描Verilog

Wsunsky

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分类专栏：电子设计自动化文章标签： verilog

于 2021-09-16 16:54:35 首次发布

本文链接：https://blog.youkuaiyun.com/qq_43539004/article/details/120332796

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该博客内容涉及动态扫描技术在数码管显示中的应用。通过模块SEG实现了对数码管的控制，利用CLK_50M时钟信号和RST_N复位信号，动态更新SEG_DATA和SEG_EN，以实现数码管的逐段点亮，达到节省硬件资源的效果。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

数码管进阶

动态扫描


module SEG
(
   CLK_50M,RST_N,
   SEG_DATA,SEG_EN
); 
 
input CLK_50M;
input  RST_N;

output reg 	[5:0] SEG_EN;
output reg 	[7:0] SEG_DATA;

reg 			[15:0] time_cnt;
reg 			[15:0] time_cnt_n;

reg 			[2:0] led_cnt;
reg 			[2:0] led_cnt_n;


parameter SET_TIME_10MS=16'd50_000;

always@(posedge CLK_50M or negedge RST_N)
begin
   if(!RST_N)
   	time_cnt<=16'h0;
   else
   	time_cnt<=time_cnt_n;
end

always@(*)
begin
   if(time_cnt==SET_TIME_10MS)
   	time_cnt_n=16'h0;
   else
   	time_cnt_n=time_cnt+16'h1;
end

always@(posedge CLK_50M or negedge RST_N)
begin
   if(!RST_N)
   	led_cnt<=3'h0;
   else
   	led_cnt<=led_cnt_n;
end
always@(*)
begin
   if(time_cnt==SET_TIME_10MS)
   	led_cnt_n=led_cnt+1'h1;
   else
   	led_cnt_n=led_cnt;
end


always@(*)
begin
   case(led_cnt)
   	3