module cy4(input[2:0] A,//输入端口声明
input En,//输入端口声明
output reg[7:0]Y//输出端口及变量的数据类型声明
);
integer k;//声明一个整型变量k
always @(A, En)
begin
Y = 8'b1111_1111;//设置译码器输出的默认值
for(k = 0; k <= 7; k = k + 1)
if((En == 1)&& (A == k))
Y[k] = 0;//当使能端En=1时,根据输入A进行译码
else
Y[k] = 1;//处理使能无效或输入无效的情况
end
endmodule