图论 Day8

零、基本概念

1.存图

2.遍历 

dfs

bfs

一、拓扑

有向无环图才有拓扑排序
拓扑排序是图的所有顶点的一个排列(所有点出现且仅出现一次)
如果图中有点A->B 那么在拓扑排序中点A的位置一定在点B前面
时间复杂度O(N)
拓扑排序的应用:
1. 有向图找环 (能找到拓扑排序说明没有环)
2. 解决依赖问题 (用A->B表示B依赖A,以此建图,找到的拓扑排序里A一定在B之前完成)

 二、最短路

1.Bellman-Ford、SPFA

Bellman-Ford思想: 对于一条最短路,最多经过n-1条边 每轮我们遍历所有的边对最短路的长度进行更新,执行n-1轮就可以保证到所有点的距离达到最短

SPFA优化: 当源点到点u的距离被更新时,点u到它连接到的点的距离也有可能需要更新 时间复杂度O(NM)

 2.Dijkstra单源最短路

有向图的边权值全为正数可以用Dijkstra
做法:
每次访问距离源点距离最小且没有访问过的点,用这个点更新这个点连接到的点的距离
正确性:
因为没有负边,当前距离最小的点不可能由其他距离更大的点更新得到更小的距离,因此是最后的结果
STL的小根堆
priority_queue<T,vector<T>,greater<T>>

priority_queue<int,vector<int>,greater<int>> q;

q.push(…)//插入元素
q.top()//访问堆顶元素
q.pop()//删除堆顶元素

pair<T,T> 复合两个元素,比较的时候优先按第一个元素比较,访问的时候用A.first和A.second访问第一个元素和第二个元素

用priority_queue<pair<int,int>,vector<pair<int,int>>,greater<pair<int,int>>> q; 来优化Dijkstra

//上面其实就是把上一页的两个STL的模板组合起来,pair<int,int>的小根堆 我们用pair的first保存点的距离,用second保存点的编号,这样距离小的点会自动上升到堆顶,我们用堆的top就可以访问 时间复杂度O(NlogM)

 3.多源最短路Floyd

Floyd可以求图的点的两两之间最短路
用了动态规划的思想
设 d[k][i][j] 为除了 i 和 j 外只经过前 k 个结点,从 i 到 j 的最 短路
加⼊了⼀个顶点 k 之后, 最短路如果有变化的话⼀定是以 k 为中间顶点,那么可以得到 
d[k][i][j] = min(d[k − 1][i][j], d[k − 1][i][k] + d[k − 1][k][j])
第一维可以省掉
时间复杂度O(N^3)

四、连通性问题

 1.强连通分量

 

 

 

 

 

 

 

下载前必看:https://renmaiwang.cn/s/bvbfw Verilog设计_串并转换 / 移位寄存器实现了一种串并转换的功能,其核心原理在于移位寄存器的运用。 这里详细展示了串转并以及并转串两种不同的设计方案。 每一种转换模式都设有专属的使能信号,同时并行输出数据的格式提供了两种选择:最低有效位优先(lsb)和最高有效位优先(msb)。 串并转换技术主要应用于串行传输与并行传输这两种数据传输模式之间的相互转换,而移位寄存器是达成这一目标的常用工具,能够支持并行及串行的数据输入与输出操作。 这些移位寄存器通常被设定为“串行输入、并行输出”(SIPO)或“并行输入、串行输出”(PISO)两种工作模式。 在串行数据输出的过程中,构成数据和字符的码元会按照既定的时间顺序逐位进行传输。 相比之下,并行数据传输则是在同一时刻将固定数量(普遍为8位或16位等)的数据和字符码元同时发送至接收端。 数据输入通常采用串行格式进行。 一旦数据成功输入寄存器,它便可以在所有输出端同时被读取,或者选择逐位移出。 寄存器中的每个触发器均设计为边沿触发类型,并且所有触发器均以特定的时钟频率协同工作。 对于每一个输入位而言,它需要经过N个时钟周期才能最终在N个输出端呈现,从而完成并行输出。 值得注意的是,在串行加载数据期间,并行输出端的数据状态应保持稳定。 数据输入则采用并行格式。 在将数据写入寄存器的操作过程中,写/移位控制线必须暂时处于非工作状态;而一旦需要执行移位操作,控制线便会变为激活状态,并且寄存器会被锁定以保持当前状态。 只要时钟周期数不超过输入数据串的长度,数据输出端Q将按照预定的顺序逐位读出并行数据,并且必须明确区分最低有效位(LSB)和最高有效位(MSB)。
内容概要:本文档是PCI-SIG发布的工程变更通知(ECN),旨在为PCIe Base Specification 7.0中的组件测量与认证(CMA-SPDM)功能增加对后量子密码学(PQC)算法的支持。基于NIST发布的PQC标准(FIPS 203、204、205)以及NSA提出的CNSA 2.0安全套件要求,文档明确新设备必须强制支持ML-DSA-87(用于数字签名)和ML-KEM-1024(用于密钥封装)两种PQC算法,同时允许选择性支持传统算法(如RSA、ECC)或其他NIST批准的PQC参数集。变更不影响现有硬件或软件兼容性,但建议通过厂商特定配置机制灵活启用或禁用算法以应对未来安全演进。此外,文档指出PQC可能带来消息体积增大和性能延迟问题,并推荐使用CHUNK_CAP机制处理大数据传输及利用SPDM协议的“ResponseNotReady”机制缓解响应超时风险。; 适合人群:从事PCIe协议开发、安全芯片设计、固件开发及相关标准制定的技术人员,尤其是涉及国家安全或高安全性系统的产品开发者。; 使用场景及目标:①指导PCIe设备实现符合CNSA 2.0要求的后量子安全通信能力;②帮助开发人员理解如何在SPDM框架下集成PQC算法并处理性能与兼容性挑战;③为测试团队提供新增C&I测试需求的依据。; 阅读建议:此文档技术性强,需结合SPDM 1.4规范与NIST相关标准(FIPS 203/204/205)同步研读,重点关注第6.31.3至6.31.5节的具体算法要求与实现注释,便于在产品设计中提前规划密码模块升级路径。
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