qq_41645695的博客

1 问题描述通过串口小助手1.3软件，走Uart通道，写到UART ReceivedBuffer中，出现写数据只能写入一位的问题。e.g. 串口发送0x00000190，在ReceivedBuffer中，只接收到了0x01,并且返回到串口小助手上的数据显示为0x90010000.2 问题分析出现问题的原因为：UART端接收数据时，按照低位在前，高位在后的顺序进行存储；因此需要把UART端的数据转换成高位在前，低位在后的存储方式。（大小端互换）3解决问题对接收缓冲器中的数据进行一次大小

中文版FPGA vs GPU对比总结：1 FPGA强大的原始数据计算力及可重构性，允许它处理任意精度的数据，但GPU的数据处理受限于开发平台。2 FPGA片上资源可重构行及灵活的硬件布局特性使其具有强大的片上计算能力，故FPGA的数据处理效率高，但由于GPU在运算时需要外部处理器的支持，外部硬件资源的加入，导致对数据处理速度大大降低。3 FPGA可以灵活指定数据处理深度，其可重配置性及指定宽度的存储资源灵活运用，允许DNN算法的大量多线程并行执行，但是GPU在线程并发过多时，计算力就大大减弱且效

1 标题CORDIC坐标旋转数字算法，是一种计算三角、双曲和其他数学函数的有效方法。每次运算均产生一次结果输出。以使我们根据应用需求调增算法精度；增加运算迭代次数可以得到更精确的结果。CORDIC是只用加法、减法、移位和查找表实现的简单算法，很适合并且经常在FPGA设计中用到。功能：计算旋转角度。Vivado HLS用CODIC进行三角函数计算，同时CODIC也是现代FPGA IP CORE库中的标准运算模块。一个优秀的HLS设计人员如果希望创建最优设计，就必须理解算法。本章目标：为变量选择

1 概述1 滤波器的两个基本应用：信号重建和信号分离。信号分离更常用到将输入信号分离到不同部分。或者设计低通滤波、带通滤波器来筛选特定信号频率。信号重建时指滤除可能混入有用信号的噪声和其他失真。例如通过无线信道传输数据。信号重建包括平滑信号和移除直流分量。2 数字FIR滤波器数字FIR通常处理由采样连续信号产生的离散信号。采样的数据格式取决于应用场景。数字通信领域通常使用复数inphase和quadrature或I/Q值来白哦是一个采样数据。2 背景1 脉冲响应对滤波器输入.

方法：按Ctrl键，左键选中要对比的几个solution；选中solutions后按右键，选择Compare Reports.完成。

说明：板子时钟频率200MHz，pwm波周期为1ms，频率为1k的方波信号；功能：使用计数器延时的方法，延迟150ms输出pwm波`timescale 1ns / 1nsmodule optional_pwm_module( input clk, input rst_n, input[2:0]Option_Key, output pwm_out);//定义200MHz频率定时3.9us的常量 parameter SEGMENT=10'd780; //200MHz跳多少下得到3

第3章 流水操作和建模verilog的流水线操作效率高，速度快，但其存在两方面缺点： 1 步骤之间存在无法预测的潜伏期； 2 串并联的流水线操作中，数据流都只有一个前向方向，诸如我们涉及到的控制和驱动领域，就不适合。而繁杂的数据处理和算法，比较适合流水线操作，这也是为什么许多AI项目采用硬件加速器的原因之一。比如CNN的卷积运算就可以通过FPGA来实现加速。 由于流水线操作不适用于控制工程中的原因，本文将不再对流水线技术有过多的研究。第四章 模块...

LUT乘法器又称为查表法乘法器，就是先把各种各样的结果储存在一个表中，然后乘法的结果以“查表”的方式取得。查表乘法器之所以被称为快速乘法器，因为查表乘法器只要用些许时钟去查表就可以求得乘法的结果。反之，非查表乘法器需要许多时钟用于乘法的运算。查找表乘法器是“以空间换时间”的乘法器，因此查找表很消耗空间。Quarter Square乘法查表公式：reg[8:0]I1,I2;case(i) 0: begin I1<={A[7],A}+{B[7],B}; //C=A+B.

module multipier_module( input clk, input rst_n, input Start_Sig, input [7:0]Multiplicand, input [7:0]Multiplier, output Done_Sig, output [15:0]Product); reg[1:0]i; reg[7:0]Mcand; reg[7:0]Mer; reg[15:0]Temp; reg isNeg; reg isDone; alway.

琐碎知识点PS端的IO分配相对固定，不能任意分配，且不需要在Vivado软件里分配管脚。但还是需要建立Vivado工程配置PS管脚。在IP生成的输出文件中已经包含了PS端引脚分配的XDC文件，绑定了PS端的IO，因此不需要再新建XDC绑定这些引脚。本章开始使用ZYNQ的图形化方式建立工程create block design。PS端外设配置：ZYNQ的PS端外设端很多是复用的，相同的引脚号可以配置成不同的功能（在Peripheral I/O Pins中修改）具体端口功能需要根据核心板原理图的