Vivado_IDE（2）使用Vivado进行工程设计综合【上】

（2）使用Vivado进行工程设计综合【上】

作者：Saint
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2.1编译仿真库
Vivado支持第三方仿真工具，如ModelSim或者QuetaSim，例如ModelSim仿真工具，我们要对Xilinx自带的库文件进行仿真，确保后续工程出现问题不是因为库文件的兼容问题所导致的，同时保证当设计包含Xilinx IP时，ModelSim能够识别出来。
1）新建仿真库，一般设置在ModelSim的安装目录下，即直接新建一个空的文件夹，路径如：D:/modeltech_10.0c/Vavido_2019_SimLib。
2）点击菜单中的Tools->Compile Simulation Libraries

3）在弹出的对话框中，Simulatior选择ModelSim，Compile Libraries path选择步骤1建立的空文件夹路径，这是仿真完自带的库后的文件存储的位置，Simulatior executable path选择ModelSim可执行文件的目录，如D:/modeltech_10.0c/win32，其余选项默认既可。

4）点击compile。

2.2逻辑综合
2.2.1运行综合
软件窗口左侧Flow Navigator上单击Synthesis->Run Synthesis,在Message窗口的Design Runs会显示综合的进度。逻辑综合设计下有很多选项，这些对应不同的功能，比如约束文件向导，时钟约束，设置debug，生成静态时序报告总结，时钟网报告等，此处需重点掌握Report Timing Summary，在后面三种工况下静态时序分析测试时会用到。