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文章平均质量分 79
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内有小猪卖
这个作者很懒，什么都没留下…
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异步复位同步释放
异步复位同步释放就是在复位信号到来的时候不受时钟信号的同步，在复位信号释放的时候受到时钟信号的同步；原创 2023-07-18 16:04:34 · 687 阅读 · 0 评论 -
quartus下联合modelsim_Altera仿真
使用quartus自带的modelsim-altera仿真流程。版本为：quartus ii 13.1 64-bit以fpga实现数码管和流水灯编码为例原创 2023-06-09 16:23:21 · 6294 阅读 · 1 评论 -
基于FPGA的数据串行输入、累加输出实现
输入端和输出端与上下游的交互采用valid-ready双向握手机制。要求上下游均能满速传输时，数据传输无气泡，不能由于本模块的设计原因产生额外的性能损失。原创 2023-01-04 11:41:12 · 1532 阅读 · 0 评论 -
4种FPGA时钟分频 【附源码】：1.偶数分频；2.奇数分频（占空比50%）；3.奇数分频（任意无占空比）；4.小数分频；
真的忍不了，再吐槽一下牛客网，题目判定太片面，即使最终结果对了系统也判定错误。必须要某些计数器数值一模一样才对。原创 2023-01-02 11:16:55 · 4072 阅读 · 2 评论 -
4种FPGA序列检测【附源码】：1.连续序列；2.含有无关项的序列；3.不重叠序列；4.不连续的序列；
4种序列检测【附源码】：1、 输入序列连续的序列检测；2、含有无关项的序列检测；3、不重叠序列检测；4、输入序列不连续的序列检测；原创 2022-12-29 18:37:41 · 1271 阅读 · 0 评论 -
【附源码】基于fpga的自动售货机（三段式状态机）
三段式状态机实现原创 2022-12-26 17:10:32 · 5939 阅读 · 3 评论 -
fpga组合逻辑（4位比较器、8-3优先编码器、38译码器实现全减器、数据选择器实现逻辑函数等）
牛客网verilog练习——组合逻辑原创 2022-11-26 16:57:08 · 3979 阅读 · 0 评论 -
fpga时序逻辑（三段式状态机模板、rom实现、边沿检测）
时序逻辑练习（三段状态机、rom实现、边沿检测）原创 2022-12-03 17:09:10 · 2234 阅读 · 1 评论 -
fpga基础语法（操作符汇总、奇偶检验、位运算、for语句简化代码、三输入数的大小比较、数据大小端转换）
牛客网——verilog练习题思路汇总原创 2022-11-25 14:51:19 · 2040 阅读 · 0 评论 -
Vivado2018.3安装/modelsiman安装和使用/关联Notepad++/护眼色设置
Vivado2018.3安装/关联Notepad++/护眼色设置原创 2021-12-24 22:37:19 · 3737 阅读 · 0 评论 -
verilog中tb仿真文件模板
仿真tb文件主要包含4部分：顺序不所谓，可以打乱。 1、初始化 2、产生激励 3、仿真暂停 4、实例化原创 2021-12-06 20:32:20 · 6770 阅读 · 0 评论 -
基于FPGA的倾角检测系统（倾角监测，短信提示，定位信息显示等功能）
《基于FPGA的倾角监测系统》原创 2021-12-03 15:35:23 · 1230 阅读 · 0 评论 -
时钟IP配置中PLL和MMCM的区别
PLL就是锁相环，这个大家应该都熟悉，时钟倍频，分频，调节相位等都是可以用PLL，而且PLL是一个模拟电路，它产生的频率比DCM（不咋单独使用）频率精度更高，jitter（时钟抖动）也更好（小），但PLL无法动态调整相位。MMCM是混合模式时钟管理器，它的官方解释是：这是一个PLL，上面加上了DCM的一小部分以进行精细的相移。这是MMCM混合模式的原因：PLL是模拟的，但是相移部分DCM是数字的。 一句话总结：MMCM相对PLL的优势就...原创 2021-10-18 09:21:54 · 2831 阅读 · 0 评论